JPH03118652A - 集積回路の制御信号切換装置 - Google Patents
集積回路の制御信号切換装置Info
- Publication number
- JPH03118652A JPH03118652A JP1255892A JP25589289A JPH03118652A JP H03118652 A JPH03118652 A JP H03118652A JP 1255892 A JP1255892 A JP 1255892A JP 25589289 A JP25589289 A JP 25589289A JP H03118652 A JPH03118652 A JP H03118652A
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- JP
- Japan
- Prior art keywords
- control signal
- integrated circuit
- signal input
- serial bus
- gate
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＬＳＩ等の集積回路に関する。
（従来の技術）
従来から、第２図に示すように、ＬＳＩ等の集積回路１
を、シリアルバスインタフェース回路２およびシリアル
バスレジスタ３を通して入力される制御信号Ａに基づき
作動させるが、または外部より直接入力された制御信号
Ｂに基づき作動させるかの選択は、マルチプレクサ４を
用いて行っていた。そしてこのマルチプレクサ４におい
てどちらの制御信号を選択するがは、外部ピン５を介し
て入力された選択信号に基づいて決定されるようになっ
ていた。
を、シリアルバスインタフェース回路２およびシリアル
バスレジスタ３を通して入力される制御信号Ａに基づき
作動させるが、または外部より直接入力された制御信号
Ｂに基づき作動させるかの選択は、マルチプレクサ４を
用いて行っていた。そしてこのマルチプレクサ４におい
てどちらの制御信号を選択するがは、外部ピン５を介し
て入力された選択信号に基づいて決定されるようになっ
ていた。
ところが、このように外部ピンの一つを、上述のマルチ
プレクサ４に対する選択信号入力用に充てることは、外
囲器のビン数が限定された集積回路においては、機能の
拡張化を妨げる一つの要因にもなりかねないため、好ま
しい方法とは言いきれなかった。また、マルチプレクサ
４の構成においては多数のゲートを要するのでコスト高
になるという問題もあった。
プレクサ４に対する選択信号入力用に充てることは、外
囲器のビン数が限定された集積回路においては、機能の
拡張化を妨げる一つの要因にもなりかねないため、好ま
しい方法とは言いきれなかった。また、マルチプレクサ
４の構成においては多数のゲートを要するのでコスト高
になるという問題もあった。
（発明が解決しようとする課題）
このように従来からの集積回路では、制御信号の選択の
ため、外部ピンを一つ占有してしまうので、このことが
機能の拡張化を妨げる要因の一つになっていた。また、
多数のゲート数を要するためコスト高になる問題もあっ
た。
ため、外部ピンを一つ占有してしまうので、このことが
機能の拡張化を妨げる要因の一つになっていた。また、
多数のゲート数を要するためコスト高になる問題もあっ
た。
本発明はこのような課題を解決するためのもので、外部
ピンを用いることなく、しかもより少ないゲート数で、
インタフェース回路を通じて入力された制御信号と外部
より直接入力された制御信号のいずれか一方を、有効な
制御信号として選択することのできる集積回路の提供を
目的としている。
ピンを用いることなく、しかもより少ないゲート数で、
インタフェース回路を通じて入力された制御信号と外部
より直接入力された制御信号のいずれか一方を、有効な
制御信号として選択することのできる集積回路の提供を
目的としている。
［発明の構成］
（課題を解決するための手段）
本発明の集積回路は上記目的を達成するために、インタ
フェース回路を通じて制御信号を入力する第１の制御信
号入力手段と、外部より制御信せを直接入力する第２の
制御信号入力手段と、第１および第２の制御信号入力手
段よりそれぞれ入力された制御信号から所定の論理演算
を行うゲートとを備え、各制御信号のうち、いずれか一
方を所定のレベルに設定することにより、他方の制御信
号を有効な制御信号としてゲートより出力するようにし
たものである。
フェース回路を通じて制御信号を入力する第１の制御信
号入力手段と、外部より制御信せを直接入力する第２の
制御信号入力手段と、第１および第２の制御信号入力手
段よりそれぞれ入力された制御信号から所定の論理演算
を行うゲートとを備え、各制御信号のうち、いずれか一
方を所定のレベルに設定することにより、他方の制御信
号を有効な制御信号としてゲートより出力するようにし
たものである。
（作 用）
本発明の集積回路では、第１および第２の制御信号入力
手段よりそれぞれ入力された各制御信号から所定の論理
演算を行うゲートを設け、各制御信号のうちいずれか一
方を所定のレベルに設定する。これにより、他方の制御
信号は、集積回路に対して有効な制御信号としてゲート
から出力される。
手段よりそれぞれ入力された各制御信号から所定の論理
演算を行うゲートを設け、各制御信号のうちいずれか一
方を所定のレベルに設定する。これにより、他方の制御
信号は、集積回路に対して有効な制御信号としてゲート
から出力される。
したがって、この発明によれば、外部ピンを用いること
なく、シかもより少ないゲート数で、インタフェース回
路を通じて入力された制御信号と外部より直接入力され
た制御信号のいずれか一方を、有効な制御信号として選
択することが可能となる。
なく、シかもより少ないゲート数で、インタフェース回
路を通じて入力された制御信号と外部より直接入力され
た制御信号のいずれか一方を、有効な制御信号として選
択することが可能となる。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る一実施例の集積回路における制御
信号入力系の構成を説明するためのブロック図である。
信号入力系の構成を説明するためのブロック図である。
同図において、１１はＬＳＩ等の集積回路に対する信号
入力を制御するシリアルバスインタフェース回路、１２
はシリアルバスインタフェース回路１１により受信され
た制御信号Ａを、データラッチクロックＢに従ってラッ
チし、これを−時的に保持するシリアルバスレジスタで
ある。尚、このシリアルバスレジスタ１２の内容は、リ
セット信号Ｃの入力により初期化されるようになってい
る。また、１３はシリアルバスレジスタ１２に保持され
た制御信号Ａと外部ピン１４を介して外部より直接入力
された制御信号りとの論理和をとって、その結果を集積
回路おける有効な制御信号としてシリアルバスに出力す
るためのＯＲゲートである。
入力を制御するシリアルバスインタフェース回路、１２
はシリアルバスインタフェース回路１１により受信され
た制御信号Ａを、データラッチクロックＢに従ってラッ
チし、これを−時的に保持するシリアルバスレジスタで
ある。尚、このシリアルバスレジスタ１２の内容は、リ
セット信号Ｃの入力により初期化されるようになってい
る。また、１３はシリアルバスレジスタ１２に保持され
た制御信号Ａと外部ピン１４を介して外部より直接入力
された制御信号りとの論理和をとって、その結果を集積
回路おける有効な制御信号としてシリアルバスに出力す
るためのＯＲゲートである。
このような構成の集積回路において、シリアルバスイン
タフェース回Ｔｈ１ｌを通じて入力される制御信号Ａと
外部より直接入力される制御信号りのうち、前者を選択
して当該集積回路において使用する場合は、外部ピン１
４をアース接続する。
タフェース回Ｔｈ１ｌを通じて入力される制御信号Ａと
外部より直接入力される制御信号りのうち、前者を選択
して当該集積回路において使用する場合は、外部ピン１
４をアース接続する。
これにより、シリアルバスレジスタ１２に保持された制
御信号Ａが、そのままＯＲゲート１３からシリアルバス
に送出される。
御信号Ａが、そのままＯＲゲート１３からシリアルバス
に送出される。
また、外部より直接入力された制御信号りを選択する場
合は、外部ピン１４を他の集積回路（図示せず）と接続
して、シリアルバスレジスタ１２にリセット信号Ｃを入
力する。
合は、外部ピン１４を他の集積回路（図示せず）と接続
して、シリアルバスレジスタ１２にリセット信号Ｃを入
力する。
これにより、シリアルバスレジスタ１２の内容は川明化
され、外部ピン１４を介して入力された制御信号りが、
そのままＯＲゲート１３から出力される。
され、外部ピン１４を介して入力された制御信号りが、
そのままＯＲゲート１３から出力される。
かくしてこの実施例の集積回路によれば、外部ピンを用
いることなく、シリアルバスインタフェース回路１１を
通じて入力される制御信号Ａと外部より直接入力される
制御信号りのいずれか一方を、有効な制御信号として選
択することが可能となる。
いることなく、シリアルバスインタフェース回路１１を
通じて入力される制御信号Ａと外部より直接入力される
制御信号りのいずれか一方を、有効な制御信号として選
択することが可能となる。
また、この実施例の集積回路は、単純な論理ゲ−ト（Ｏ
Ｒゲート１３）を用いた構成なので、従来のマルチプレ
クサを用いた集積回路に比べ、かなり少ないゲート数で
済み、この結果、コストダウンを図ることもできる。
Ｒゲート１３）を用いた構成なので、従来のマルチプレ
クサを用いた集積回路に比べ、かなり少ないゲート数で
済み、この結果、コストダウンを図ることもできる。
［発明の効果コ
以上説明したように本発明の集積回路によれば、外部ピ
ンを用いることなく、しかもより少ないゲト数で、イン
タフェース回路を通じて入力された制御信号と外部より
直接入力された制御信号のいずれか一方を、有効な制御
信号として選択することが可能となる。
ンを用いることなく、しかもより少ないゲト数で、イン
タフェース回路を通じて入力された制御信号と外部より
直接入力された制御信号のいずれか一方を、有効な制御
信号として選択することが可能となる。
第１図は本発明に係る一実施例の集積回路における制御
信号入力系の構成を説明するためのブロック図、第２図
は従来の集積回路の制御信号入力系の構成を示すブロッ
クである。 １１・・・シリアルバスインタフェース回路、１２・・
・シリアルバスレジスタ、１３・・・ＯＲゲート。
信号入力系の構成を説明するためのブロック図、第２図
は従来の集積回路の制御信号入力系の構成を示すブロッ
クである。 １１・・・シリアルバスインタフェース回路、１２・・
・シリアルバスレジスタ、１３・・・ＯＲゲート。
Claims (1)
- 【特許請求の範囲】 インタフェース回路を通じて制御信号を入力する第１
の制御信号入力手段と、 外部より制御信号を直接入力する第２の制御信号入力手
段と、 前記第１および第２の制御信号入力手段よりそれぞれ入
力された制御信号から所定の論理演算を行うゲートとを
備え、 前記各制御信号のうち、いずれか一方を所定のレベルに
設定することにより、他方の制御信号を有効な制御信号
として前記ゲートより出力するようにしたことを特徴と
する集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255892A JP2575895B2 (ja) | 1989-09-29 | 1989-09-29 | 集積回路の制御信号切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1255892A JP2575895B2 (ja) | 1989-09-29 | 1989-09-29 | 集積回路の制御信号切換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03118652A true JPH03118652A (ja) | 1991-05-21 |
| JP2575895B2 JP2575895B2 (ja) | 1997-01-29 |
Family
ID=17285020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1255892A Expired - Lifetime JP2575895B2 (ja) | 1989-09-29 | 1989-09-29 | 集積回路の制御信号切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2575895B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0701215A1 (en) * | 1994-09-06 | 1996-03-13 | Pitney Bowes, Inc. | An improved digital communication I/O port |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240187A (ja) * | 1985-08-12 | 1987-02-21 | エ−デイ−シ− テレコミユニケ−シヨンズ，インコ−ポレイテイド | ランプ受容装置及びその製造方法 |
-
1989
- 1989-09-29 JP JP1255892A patent/JP2575895B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240187A (ja) * | 1985-08-12 | 1987-02-21 | エ−デイ−シ− テレコミユニケ−シヨンズ，インコ−ポレイテイド | ランプ受容装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0701215A1 (en) * | 1994-09-06 | 1996-03-13 | Pitney Bowes, Inc. | An improved digital communication I/O port |
| US5664123A (en) * | 1994-09-06 | 1997-09-02 | Pitney Bowes Inc. | Digital communication I/O port |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575895B2 (ja) | 1997-01-29 |
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