JPH06181219A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH06181219A
JPH06181219A JP4334566A JP33456692A JPH06181219A JP H06181219 A JPH06181219 A JP H06181219A JP 4334566 A JP4334566 A JP 4334566A JP 33456692 A JP33456692 A JP 33456692A JP H06181219 A JPH06181219 A JP H06181219A
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insulating film
impurity region
forming
gate electrode
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JP4334566A
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Naoki Matsukawa
直樹 松川
Makoto Mizuno
真 水野
Katsuhiro Shimazu
勝広 島津
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Kawasaki Steel Corp
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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】ＬＤＤ構造を有するソース・ドレイン領域の高
濃度不純物領域に、接合リークが生じることを防止した
半導体装置の製造方法を提供する。 【構成】半導体基板１上にゲート酸化膜４を介して形成
したゲート電極３をマスクとして不純物を導入し、低濃
度不純物領域５及び６を形成した後、前記ゲート電極３
の側壁にサイドウォール７を形成する。次に、この全面
にＣＶＤ法により絶縁膜８を形成した後、前記ゲート電
極３及びサイドウォール７をマスクとして不純物を導入
し、高濃度不純物領域９及び１０を形成する。次に、こ
のウエハに熱処理を行い、前記低濃度不純物領域５及び
６と、高濃度不純物領域９及び１０の表面層を結晶化し
た後、層間絶縁膜１４を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ＭＯＳ（Metal Oxide Semiconductor ）
構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来から、ＬＳＩ（Large Scale Integr
ated Circuit）では、素子の微細化や高集積化が要求さ
れている。この素子の微細化や高集積化に伴って、ＭＯ
Ｓトランジスタのゲート長も益々縮小されてきている
が、これに起因してホットエレクトロン効果等が発生し
易くなってきている。
【０００３】そこで近年では、このホットエレクトロン
効果の発生を抑制するために、ソース・ドレインのゲー
ト側近傍の不純物濃度を低下（低濃度不純物領域を形
成）させ、この部分での電界を下げてホットキャリアの
発生を妨げるＬＤＤ（LightlyDoped Drain Structure
）構造を有するＭＯＳトランジスタ構造が紹介されて
いる。
【０００４】前記ＬＤＤ構造を有するＭＯＳトランジス
タは、一般的に、以下の方法により製造されている。先
ず、ウエハ上にゲート酸化膜を介してゲート電極を形成
する。次に、このゲート電極をマスクとして、チャネル
領域の両側（ソース・ドレイン領域）に不純物イオンを
導入し、この部分に低濃度不純物領域を形成する。次い
で、前記ゲート電極の側壁にシリコン酸化膜（ＳｉＯ2
膜）からなるサイドウォールを形成する。この時、前記
ソース・ドレイン領域に対応する基板面を露出させる。
【０００５】次に、８００〜９００℃程度のＯ2 又はＨ
2 Ｏの酸化雰囲気中で、前記ウエハに熱酸化処理を行
い、当該ウエハの全面に、後の工程で行う高濃度不純物
領域形成のための不純物導入の際にマスクとして働く絶
縁膜（シリコン酸化膜）を成長させる。次いで、前記サ
イドウォール及びゲート電極をマスクとして、当該サイ
ドウォールの両側に不純物イオンを導入し、この部分に
高濃度不純物領域を形成する。この不純物イオンの導入
により、前記ソース・ドレイン領域は、非晶質（アモル
ファス）化される。
【０００６】次に、前記ウエハの全面に層間絶縁膜を堆
積した後、当該層間絶縁膜の平坦化と前記非晶質化した
ソース・ドレイン領域の再結晶化及び活性化を達成する
ための熱処理を８００〜９００℃程度で行う。このよう
にして、ＬＤＤ構造を有するＭＯＳトランジスタのソー
ス・ドレインを形成した。その後、所望の工程を行いＬ
ＤＤ構造を有するＭＯＳトランジスタを備えた半導体装
置を完成する。
【０００７】
【発明が解決しようとする課題】前記ＬＤＤ構造を有す
るＭＯＳトランジスタの製造工程では、ゲート電極の側
壁にサイドウォールを形成する際に行うシリコン酸化膜
への異方性エッチングの際に、前記ソース・ドレイン領
域に対応する基板面までエッチングが進行し基板にダメ
ージと削れが生じることが知られている。
【０００８】しかしながら、前記従来方法では、前記ダ
メージが生じたウエハに熱酸化を行って、後の工程で行
う高濃度不純物領域形成のための不純物導入の際にマス
クとなる絶縁膜（シリコン酸化膜）を形成しているた
め、この時酸化された半導体基板に体積膨張が起こり、
当該半導体基板のサイドウォール端部周辺やフィールド
酸化膜の端部近傍に応力が集中するという問題があっ
た。そして、この応力集中により、この部分に対応する
基板に歪みが発生し、後の工程で行う高濃度不純物領域
形成のための不純物導入の際に形成される非晶質層に、
結晶欠陥が発生するという問題があった。この欠陥は、
不純物が導入された後も残留し、前記ソース・ドレイン
領域の高濃度不純物領域に接合リーク（ジャンクション
リーク）が生じるという問題があった。
【０００９】さらに、前記層間絶縁膜の平坦化と、前記
不純物の導入により非晶質化した部分の再結晶化及び当
該不純物の活性化を兼ねて行う熱処理の際に、当該ソー
ス・ドレイン領域上に層間絶縁膜が形成されているた
め、当該層間絶縁膜から不要な応力を受けたり、当該層
間絶縁膜と基板との間に熱歪みによる応力がかかるとい
う問題があった。そしてこの応力により、前記サイドウ
ォール端部とフィールド酸化膜の端部に欠陥が生じ、さ
らに前記高濃度不純物領域に接合リークが生じ易くな
り、素子に不良が発生するという問題があった。
【００１０】本発明は、このような問題を解決すること
を課題とするものであり、ＬＤＤ構造を有するソース・
ドレイン領域の高濃度不純物領域に、接合リークが生じ
ることを防止した半導体装置の製造方法を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するた
め、本発明は、ウエハ上にゲート酸化膜を介して形成し
たゲート電極をマスクとして不純物を導入し、低濃度不
純物領域を形成する第１工程と、前記ゲート電極の側壁
にサイドウォールを形成する第２工程と、前記サイドウ
ォールが形成されたウエハの全面に、化学気相成長方法
により絶縁膜を形成する第３工程と、前記絶縁膜形成
後、前記ゲート電極及びサイドウォールをマスクとして
不純物を導入し、高濃度不純物領域を形成する第４工程
と、前記高濃度不純物領域が形成されたウエハに熱処理
を行い、前記低濃度不純物領域及び高濃度不純物領域の
表面層を結晶化する第５工程と、前記熱処理後のウエハ
の全面に、層間絶縁膜を形成する第６工程と、を含むこ
とを特徴とする半導体装置の製造方法を提供するもので
ある。
【００１２】
【作用】本発明によれば、前記サイドウォールを形成す
る際に、前記ソース・ドレイン領域に対応する基板面ま
でエッチングが進行し、この部分の基板にダメージと削
れが生じても、次工程でこの上に形成する絶縁膜を、化
学気相成長方法（ＣＶＤ法）により堆積して得るため、
前記基板内に欠陥を発生させることなく前記高濃度不純
物領域形成のための不純物導入の際にマスクとなる絶縁
膜を形成することができる。
【００１３】即ち、前記ＣＶＤ法による絶縁膜の成膜
は、前記熱酸化による絶縁膜の成膜とは異なり、前記ウ
エハ上に、雪が降り積もるように堆積して形成されるた
め、前記基板に体積膨張が起こることがない。従って、
半導体基板の前記サイドウォールの端部に対応する部分
やフィールド酸化膜の端部近傍に応力や歪みが発生する
ことがないため、後の工程で行う高濃度不純物領域形成
のための不純物導入の際に形成される非晶質層に、結晶
欠陥が発生することがない。
【００１４】さらに、前記高濃度不純物領域に不純物を
導入した際に、非晶質化した部分を再結晶化するための
熱処理を、前記層間絶縁膜を形成する前に行うため、従
来のように、前記熱処理の際に、層間絶縁膜から半導体
基板に不要な応力がかかることがないと共に、当該層間
絶縁膜と半導体基板との間に熱歪みによる応力が発生す
ることがない。従って、前記半導体基板のサイドウォー
ル端部周辺やフィールド酸化膜の端部近傍に欠陥が生じ
ることを防止することができ、前記基板内に欠陥が発生
することを防止することができる。
【００１５】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図５は、本発明の実施
例に係る半導体装置の製造工程の一部を示す部分断面図
である。図１に示す工程では、ｐ型の半導体基板１の素
子分離領域に、公知の方法により、フィールド酸化膜２
を形成する。次に、前記半導体基板１の素子形成領域に
ゲート酸化膜４を１５０Å程度の膜厚で形成した後、全
面に多結晶シリコン膜を３５００Å程度の膜厚で堆積
し、これをパターニングしてゲート電極３を形成する。
次に、前記ゲート電極３をマスクとして、半導体基板１
のソース・ドレイン領域に、加速電圧＝５０ＫｅＶ、注
入量＝２×１０13ｃｍ-2で、リンをイオン注入し、低濃
度不純物領域５及び６を形成する。
【００１６】次いで、図２に示す工程では、図１に示す
工程で得たウエハに、ＳｉＨ4 及びＮ2 Ｏを用いたＣＶ
Ｄ法を、８２５℃、１００Ｐａの条件で行い、当該ウエ
ハの全面に、膜厚が２２００Å程度のシリコン酸化膜を
堆積する。次に、反応性イオンエッチングにより前記シ
リコン酸化膜に全面エッチバックを行い、前記ゲート電
極３の側壁に、前記シリコン酸化膜からなるサイドウォ
ール７を形成する。この時、前記低濃度不純物領域５及
び６に対応する半導体基板１の表面が露出するまで、前
記エッチバックを行う。
【００１７】次いで、図３に示す工程では、図２に示す
工程で得たウエハに、ＳｉＨ4 及びＮ2 Ｏを用いたＣＶ
Ｄ法を、８２５℃、１００Ｐａの条件で行い、当該ウエ
ハの全面に、膜厚が１００Å程度のシリコン酸化膜を堆
積し、後の工程で行う高濃度不純物領域形成のためのイ
オン注入に対するマスクとなる絶縁膜８を形成する。こ
の時、前記絶縁膜８をＣＶＤ法により形成するため、前
記シリコン酸化膜は、前記ウエハ上に雪が降り積もるよ
うに堆積して前記絶縁膜８が成膜される。従って、熱酸
化によるシリコン酸化膜の成膜と異なり、半導体基板１
に体積膨張が起こることがないため、前記サイドウォー
ル７の端部やフィールド酸化膜２の端部に応力や歪みが
発生することなく、絶縁膜８を形成することができる。
【００１８】次に、図４に示す工程では、前記サイドウ
ォル７及びゲート電極３をマスクとして、半導体基板１
のソース・ドレイン領域に、加速電圧＝４０ＫｅＶ、注
入量＝３×１０15ｃｍ-2で、ヒ素をイオン注入し、高濃
度不純物領域９及び１０を形成する。この時、イオン注
入された半導体基板１の表面は、非晶質化される。次い
で、得られたウエハに８００℃で３０分間熱処理を行
い、前記低濃度不純物領域５及び６と、高濃度不純物領
域９及び１０の結晶化（結晶回復化）を行う。このよう
にして、低濃度不純物領域５及び高濃度不純物領域９か
らなるソース１１と、低濃度不純物領域６及び高濃度不
純物領域１０からなるドレイン１２を形成した。ここ
で、この結晶化のための熱処理を行う際に、前記ソース
１１及びドレイン１２上には、従来のように層間絶縁膜
が形成されていないため、当該結晶化の際に、前記層間
絶縁膜と半導体基板１との間に、熱歪みによる応力が発
生することがない。従って、前記サイドウォール７端部
とフィールド酸化膜２の端部に欠陥が生じることを防止
することができ、前記半導体基板１内に欠陥が発生する
ことを防止することができる。
【００１９】次いで、図５に示す工程では、図４に示す
工程で得たウエハの全面に、膜厚が８０００Å程度の絶
縁膜１３を堆積し、絶縁膜８及び絶縁膜１３からなる層
間絶縁膜１４を形成する。その後、所望の工程を行い、
半導体装置を完成する。なお、本実施例では、ｎチャネ
ル型の半導体装置について説明したが、ｐチャネル型の
半導体装置に応用しても同様の効果を得ることができる
ことは勿論である。
【００２０】また、本実施例の図４に示す工程で行った
熱処理は、低濃度不純物層５及び６と、高濃度不純物層
９及び１１の活性化を兼ねて行ってもよい。次に、高濃
度不純物領域形成のためのイオン注入に対するマスクと
なる絶縁膜を本発明に係るＣＶＤ法により形成した場合
（発明品１）の接合リーク不良発生率を以下の方法で評
価した。 （評価素子Ａ）０．８μｍΦのｎ+ コンタクト多段接続
（コンタクトチェーン；素子分離酸化膜上にゲート電極
を有する）のｎ+ 拡散層に、７Ｖの電圧を印加（逆バイ
アス印加）し、当該ｎ+ 拡散と半導体基板とのリーク電
流（接合リーク電流）を測定し、リーク電流値が１５ｐ
Ａを越えるものを不良と判定した。 （評価素子Ｂ）ゲート長＝０．８μｍ、ゲート幅＝１６
μｍ、サイズのｎチャネルＡｃｔｉｖｅ ＭＯＳトラン
ジスタのドレインに、７Ｖの電圧を印加（逆バイアス印
加）し、当該ドレインと半導体基板とのリーク電流（接
合リーク電流）を測定し、リーク電流値が１０ｐＡを越
えるものを不良と判定した。 （評価素子Ｃ）ゲート長＝０．８μｍ、ゲート幅＝１０
０μｍ：サイズのｎチャネルＦｉｅｌｄ ＭＯＳトラン
ジスタのドレインに、７Ｖの電圧を印加（逆バイアス印
加）し、当該ドレインと半導体基板とのリーク電流（接
合リーク電流）を測定し、リーク電流値が１０ｐＡを越
えるものを不良と判定した。
【００２１】この結果を表１に示す。次に、高濃度不純
物領域を形成した後に行う前記非晶質層の再結晶化のた
めの熱処理を、層間絶縁膜形成前に行った場合（発明品
２）の接合リーク不良発生率を評価した。なお、評価
は、前記評価素子Ａ〜評価素子Ｃと同様に行った。この
結果を表１に示す。
【００２２】次に、高濃度不純物領域形成のためのイオ
ン注入に対するマスクとなる絶縁膜を本発明に係るＣＶ
Ｄ法により形成し、且つ、高濃度不純物領域を形成した
後に行う前記非晶質層の再結晶化のための熱処理を、層
間絶縁膜形成前に行った場合（発明品３）の接合リーク
不良発生率を評価した。なお、評価は、前記評価素子Ａ
〜評価素子Ｃと同様に行った。この結果を表１に示す。
【００２３】次に、比較として、従来の熱酸化方法（酸
化雰囲気中での熱処理；９００℃、Ｏ2 ）により形成
し、且つ、高濃度不純物領域を形成した後に行う前記非
晶質層の再結晶化のための熱処理を、層間絶縁膜形成後
に行った場合（従来例）の接合リーク不良発生率を評価
した。なお、評価は、前記評価素子Ａ〜評価素子Ｃと同
様に行った。この結果を表１に示す。
【００２４】
【表１】
【００２５】表１から、発明品は、従来品に比べ、極め
て不良率が低いことが確認された。そして、特に、前記
絶縁膜を本発明に係るＣＶＤ法により形成し、且つ、高
濃度不純物領域を形成した後に行う前記非晶質層の再結
晶化のための熱処理を、層間絶縁膜形成前に行うこと
で、接合リーク不良を完全に無くすことができることが
確認された。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
前記高濃度不純物領域形成のための不純物導入の際にマ
スクとなる絶縁膜をＣＶＤ法により形成するため、当該
絶縁膜が成膜する際に、前記半導体基板に体積膨張が起
こることがない。従って、前記半導体基板に応力や歪み
が発生することがないため、後の工程で行う高濃度不純
物領域形成のための不純物導入の際に形成される非晶質
層に、結晶欠陥が発生することがない。
【００２７】さらに、前記高濃度不純物領域に不純物を
導入した際に、非晶質化した部分を再結晶化するための
熱処理を、前記層間絶縁膜を形成する前に行うため、当
該熱処理の際に前記層間絶縁膜から不要な応力がかかる
ことがないと共に、前記層間絶縁膜と半導体基板との間
に熱歪みによる応力が発生することがない。従って、前
記半導体基板のサイドウォール端部周辺やフィールド酸
化膜の端部近傍に欠陥が生じることを防止することがで
き、前記基板内に欠陥が発生することを防止することが
できる。
【００２８】この結果、接合リークの発生が防止され、
信頼性や性能が向上した半導体装置を提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート電極 ４ ゲート酸化膜 ５ 低濃度不純物領域 ６ 低濃度不純物領域 ７ サイドウォール ８ 絶縁膜 ９ 高濃度不純物領域 １０ 高濃度不純物領域 １１ ソース １２ ドレイン １３ 絶縁膜 １４ 層間絶縁膜

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ウエハ上にゲート酸化膜を介して形成し
    たゲート電極をマスクとして不純物を導入し、低濃度不
    純物領域を形成する第１工程と、前記ゲート電極の側壁
    にサイドウォールを形成する第２工程と、前記サイドウ
    ォールが形成されたウエハの全面に、化学気相成長方法
    により絶縁膜を形成する第３工程と、前記絶縁膜形成
    後、前記ゲート電極及びサイドウォールをマスクとして
    不純物を導入し、高濃度不純物領域を形成する第４工程
    と、前記高濃度不純物領域が形成されたウエハに熱処理
    を行い、前記低濃度不純物領域及び高濃度不純物領域の
    表面層を再結晶化する第５工程と、前記熱処理後のウエ
    ハの全面に、層間絶縁膜を形成する第６工程と、を含む
    ことを特徴とする半導体装置の製造方法。
JP4334566A 1992-12-15 1992-12-15 半導体装置の製造方法 Pending JPH06181219A (ja)

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JP4334566A JPH06181219A (ja) 1992-12-15 1992-12-15 半導体装置の製造方法
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