JPH0730103A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0730103A JPH0730103A JP16793193A JP16793193A JPH0730103A JP H0730103 A JPH0730103 A JP H0730103A JP 16793193 A JP16793193 A JP 16793193A JP 16793193 A JP16793193 A JP 16793193A JP H0730103 A JPH0730103 A JP H0730103A
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- semiconductor substrate
- semiconductor device
- gate electrode
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Abstract
(57)【要約】
【目的】 ゲート電極の側面にサイドウォールを形成す
る際に、サイドウォール端部周辺やフィールド酸化膜端
部の周辺に発生する応力を緩和し、接合リークの発生を
抑制した半導体装置の製造方法を提供する。 【構成】 半導体基板１上に、ゲート酸化膜３を介して
ゲート電極４を形成した後、全面にシリコン酸化膜７を
堆積し、次いで、半導体基板１の削れ深さが、２００Å
以下となる範囲内で、シリコン酸化膜７にエッチバック
を行いサイドウォール８を形成する。
る際に、サイドウォール端部周辺やフィールド酸化膜端
部の周辺に発生する応力を緩和し、接合リークの発生を
抑制した半導体装置の製造方法を提供する。 【構成】 半導体基板１上に、ゲート酸化膜３を介して
ゲート電極４を形成した後、全面にシリコン酸化膜７を
堆積し、次いで、半導体基板１の削れ深さが、２００Å
以下となる範囲内で、シリコン酸化膜７にエッチバック
を行いサイドウォール８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、ＭＯＳ（Metal Oxide Semi-conductor
）トランジスタ構造を備えた半導体装置の製造方法に
関する。
に係り、特に、ＭＯＳ（Metal Oxide Semi-conductor
）トランジスタ構造を備えた半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来から、半導体装置の微細化及び高集
積化に伴い、半導体装置のゲート長が短くなってきてい
る。このゲート長が短くなると、同じ書き込み電圧でも
書き込み時のゲートの電界が極めて高くなり、そこを通
るキャリアが高いエネルギーを得て、衝突電離が起こる
ようになる。これは、ホットキャリア現象と呼ばれ、Ｍ
ＯＳトランジスタの特性劣化を引き起こしていた。
積化に伴い、半導体装置のゲート長が短くなってきてい
る。このゲート長が短くなると、同じ書き込み電圧でも
書き込み時のゲートの電界が極めて高くなり、そこを通
るキャリアが高いエネルギーを得て、衝突電離が起こる
ようになる。これは、ホットキャリア現象と呼ばれ、Ｍ
ＯＳトランジスタの特性劣化を引き起こしていた。
【０００３】そこで、近年では、ソース領域及びドレイ
ン領域の端部での空乏層内の電界を弱めることで、ホッ
トキャリア現象を抑制するＬＤＤ構造を備えたＭＯＳ型
トランジスタが採用されている。このＬＤＤ構造を備え
たＭＯＳトランジスタは、一般的に、以下の方法で形成
される。
ン領域の端部での空乏層内の電界を弱めることで、ホッ
トキャリア現象を抑制するＬＤＤ構造を備えたＭＯＳ型
トランジスタが採用されている。このＬＤＤ構造を備え
たＭＯＳトランジスタは、一般的に、以下の方法で形成
される。
【０００４】半導体基板（シリコン基板）上に、ゲート
酸化膜を介してゲート電極を形成した後、当該ゲート電
極をマスクとして、シリコン基板に低濃度の不純物をイ
オン注入し、ソース及びドレインのゲート電極側端部
に、低濃度不純物拡散層を形成する。次に、全面に、サ
イドウォール形成材料として、シリコン酸化膜をＣＶＤ
法により堆積した後、半導体基板のソース領域及びドレ
イン領域に対応する部分が露出するまで、当該シリコン
酸化膜をエッチバックし、前記ゲート電極の側面に、サ
イドウォールを形成する。
酸化膜を介してゲート電極を形成した後、当該ゲート電
極をマスクとして、シリコン基板に低濃度の不純物をイ
オン注入し、ソース及びドレインのゲート電極側端部
に、低濃度不純物拡散層を形成する。次に、全面に、サ
イドウォール形成材料として、シリコン酸化膜をＣＶＤ
法により堆積した後、半導体基板のソース領域及びドレ
イン領域に対応する部分が露出するまで、当該シリコン
酸化膜をエッチバックし、前記ゲート電極の側面に、サ
イドウォールを形成する。
【０００５】次いで、８００〜９００℃程度の酸素雰囲
気または水蒸気雰囲気で、酸化を行い、全面に、高濃度
不純物拡散層形成のためのイオン注入用シリコン酸化膜
として、熱酸化膜を形成する。次に、この熱酸化膜を、
ソース及びドレインを形成するために行う高濃度不純物
のイオン注入用シリコン酸化膜とし、ゲート電極及びサ
イドウォールをマスクとして、シリコン基板に高濃度不
純物をイオン注入し、この部分に高濃度不純物拡散層を
形成する。このイオン注入により、半導体基板のソース
領域及びドレイン領域に対応する部分は、非晶質（アモ
ルファス）化される。
気または水蒸気雰囲気で、酸化を行い、全面に、高濃度
不純物拡散層形成のためのイオン注入用シリコン酸化膜
として、熱酸化膜を形成する。次に、この熱酸化膜を、
ソース及びドレインを形成するために行う高濃度不純物
のイオン注入用シリコン酸化膜とし、ゲート電極及びサ
イドウォールをマスクとして、シリコン基板に高濃度不
純物をイオン注入し、この部分に高濃度不純物拡散層を
形成する。このイオン注入により、半導体基板のソース
領域及びドレイン領域に対応する部分は、非晶質（アモ
ルファス）化される。
【０００６】次いで、全面に、層間絶縁膜を形成した
後、当該層間絶縁膜の平坦化と、ソース領域及びドレイ
ン領域の結晶回復活性化を行うための熱処理を行う。次
に、前記層間絶縁膜の所望位置にコンタクト孔を開口
し、配線材料膜をスパッタして、前記コンタクト孔を埋
め込むと共に、金属配線膜を形成する。次いで、金属配
線膜をパターニングした後、全面に、最終保護膜を形成
して、ＬＤＤ構造を有するＭＯＳ型半導体装置を完成す
る。
後、当該層間絶縁膜の平坦化と、ソース領域及びドレイ
ン領域の結晶回復活性化を行うための熱処理を行う。次
に、前記層間絶縁膜の所望位置にコンタクト孔を開口
し、配線材料膜をスパッタして、前記コンタクト孔を埋
め込むと共に、金属配線膜を形成する。次いで、金属配
線膜をパターニングした後、全面に、最終保護膜を形成
して、ＬＤＤ構造を有するＭＯＳ型半導体装置を完成す
る。
【０００７】このＬＤＤ構造を有するＭＯＳトランジス
タを備えた半導体装置は、ソース領域の端部及びドレイ
ン領域の端部に、低濃度不純物拡散層が形成された構造
を有している。そして、この低濃度不純物拡散層によ
り、この部分での電場が弱められて、ホットキャリアの
注入が抑制され、素子寿命が向上するという利点を備え
ている。
タを備えた半導体装置は、ソース領域の端部及びドレイ
ン領域の端部に、低濃度不純物拡散層が形成された構造
を有している。そして、この低濃度不純物拡散層によ
り、この部分での電場が弱められて、ホットキャリアの
注入が抑制され、素子寿命が向上するという利点を備え
ている。
【０００８】
【発明が解決しようとする課題】しかしながら、前記Ｌ
ＤＤ構造を有するＭＯＳトランジスタを備えた半導体装
置の製造方法では、ゲート電極の側面にサイドウォール
を形成する際に行うエッチバックの際に、半導体基板の
ソース領域及びドレイン領域に対応する部分が、オーバ
ーエッチングされて大幅に削れてしまう。このため、サ
イドウォール端部の周辺や、フィールド酸化膜（素子分
離用酸化膜）端部の周辺に、比較的大きな応力が生じ
る。従って、半導体基板のソース領域及びドレイン領域
に、高濃度不純物をイオン注入した際に形成される非晶
質層に結晶欠陥を発生させる。このため、接合リーク
（ジャンクションリーク）が生じるという問題があっ
た。
ＤＤ構造を有するＭＯＳトランジスタを備えた半導体装
置の製造方法では、ゲート電極の側面にサイドウォール
を形成する際に行うエッチバックの際に、半導体基板の
ソース領域及びドレイン領域に対応する部分が、オーバ
ーエッチングされて大幅に削れてしまう。このため、サ
イドウォール端部の周辺や、フィールド酸化膜（素子分
離用酸化膜）端部の周辺に、比較的大きな応力が生じ
る。従って、半導体基板のソース領域及びドレイン領域
に、高濃度不純物をイオン注入した際に形成される非晶
質層に結晶欠陥を発生させる。このため、接合リーク
（ジャンクションリーク）が生じるという問題があっ
た。
【０００９】本発明は、このような従来の問題点を解決
することを課題とするものであり、ゲート電極の側面に
サイドウォールを形成する際に、サイドウォール端部周
辺やフィールド酸化膜端部の周辺に発生する応力を緩和
し、接合リークの発生を抑制した半導体装置の製造方法
を提供することを目的とする。
することを課題とするものであり、ゲート電極の側面に
サイドウォールを形成する際に、サイドウォール端部周
辺やフィールド酸化膜端部の周辺に発生する応力を緩和
し、接合リークの発生を抑制した半導体装置の製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上にゲート酸化膜を介してゲ
ート電極を形成した後、全面に堆積したサイドウォール
形成材料を当該半導体基板が露出するまでエッチバック
して、前記ゲート電極の側面にサイドウォールを形成す
る半導体装置の製造方法において、前記エッチバック
は、前記露出した半導体基板の削れ深さが、２００Å以
下となる範囲内で行うことを特徴とする半導体装置の製
造方法を提供するものである。
に、本発明は、半導体基板上にゲート酸化膜を介してゲ
ート電極を形成した後、全面に堆積したサイドウォール
形成材料を当該半導体基板が露出するまでエッチバック
して、前記ゲート電極の側面にサイドウォールを形成す
る半導体装置の製造方法において、前記エッチバック
は、前記露出した半導体基板の削れ深さが、２００Å以
下となる範囲内で行うことを特徴とする半導体装置の製
造方法を提供するものである。
【００１１】
【作用】本発明によれば、ゲート電極の側面にサイドウ
ォールを形成する際に行うエッチバックを、前記半導体
基板の削れ深さが、２００Å以下となる範囲内で行うた
め、サイドウォール端部の周辺やフィールド酸化膜端部
の周辺に発生する応力が緩和される。このため、半導体
基板のソース領域及びドレイン領域に、高濃度不純物を
イオン注入した際に形成される非晶質層に結晶欠陥が発
生することが抑制される。
ォールを形成する際に行うエッチバックを、前記半導体
基板の削れ深さが、２００Å以下となる範囲内で行うた
め、サイドウォール端部の周辺やフィールド酸化膜端部
の周辺に発生する応力が緩和される。このため、半導体
基板のソース領域及びドレイン領域に、高濃度不純物を
イオン注入した際に形成される非晶質層に結晶欠陥が発
生することが抑制される。
【００１２】
【実施例】次に、本発明に係る一実施例について、図面
を参照して説明する。図１ないし図５は、本発明の一実
施例に係る半導体装置の製造工程の一部を示す部分断面
図である。図１に示す工程では、半導体基板１に選択酸
化を行い、素子分離領域にフィールド酸化膜２を形成す
る。次に、全面に、１５０Å程度の膜厚のゲート酸化膜
３を形成する。次いで、ゲート酸化膜３上に、３５００
Å程度の膜厚で多結晶シリコン膜を堆積した後、これを
パターニングしてゲート電極４を形成する。
を参照して説明する。図１ないし図５は、本発明の一実
施例に係る半導体装置の製造工程の一部を示す部分断面
図である。図１に示す工程では、半導体基板１に選択酸
化を行い、素子分離領域にフィールド酸化膜２を形成す
る。次に、全面に、１５０Å程度の膜厚のゲート酸化膜
３を形成する。次いで、ゲート酸化膜３上に、３５００
Å程度の膜厚で多結晶シリコン膜を堆積した後、これを
パターニングしてゲート電極４を形成する。
【００１３】次に、ゲート電極４をマスクとして、半導
体基板１に、加速電圧＝５０ＫｅＶ、注入量＝２×１０
13ｃｍ-2で、リン（Ｐ）をイオン注入し、低濃度不純物
領域５及び６を形成する。次いで、図２に示す工程で
は、ソースガスとして、モノシラン（ＳｉＨ4 ）と亜酸
化窒素（Ｎ2 Ｏ）からなる混合ガスを用い、温度＝８２
５℃、圧力＝１００Ｐａの条件でＣＶＤ（Chemical Vap
or Deposition ）法を行い、図１に示す工程で得たゲー
ト酸化膜３上及びゲート電極４の表面に、膜厚が２２０
０Å程度のシリコン酸化膜７を堆積する。
体基板１に、加速電圧＝５０ＫｅＶ、注入量＝２×１０
13ｃｍ-2で、リン（Ｐ）をイオン注入し、低濃度不純物
領域５及び６を形成する。次いで、図２に示す工程で
は、ソースガスとして、モノシラン（ＳｉＨ4 ）と亜酸
化窒素（Ｎ2 Ｏ）からなる混合ガスを用い、温度＝８２
５℃、圧力＝１００Ｐａの条件でＣＶＤ（Chemical Vap
or Deposition ）法を行い、図１に示す工程で得たゲー
ト酸化膜３上及びゲート電極４の表面に、膜厚が２２０
０Å程度のシリコン酸化膜７を堆積する。
【００１４】次に、図３に示す工程では、図２に示す工
程で得たシリコン酸化膜７に、半導体基板１のソース領
域及びドレイン領域と対応する部分が露出するまでエッ
チバック（反応性イオンエッチング）を行い、ゲート電
極４の側面に、シリコン酸化膜７からなるサイドウォー
ル８を形成する。この時、前記エッチバックは、特に図
６に示すように、露出した半導体基板１の削れ深さｄが
２００Å以下となるように終点制御を行った。
程で得たシリコン酸化膜７に、半導体基板１のソース領
域及びドレイン領域と対応する部分が露出するまでエッ
チバック（反応性イオンエッチング）を行い、ゲート電
極４の側面に、シリコン酸化膜７からなるサイドウォー
ル８を形成する。この時、前記エッチバックは、特に図
６に示すように、露出した半導体基板１の削れ深さｄが
２００Å以下となるように終点制御を行った。
【００１５】なお、前記エッチバックは、四フッ化炭素
（ＣＦ4 ）＝１０ｓｃｃｍ、三フッ化メタン（ＣＨ
Ｆ3 ）＝３０ｓｃｃｍ、アルゴン（Ａｒ）＝１０００ｓ
ｃｃｍ、圧力＝２Ｔｏｒｒ、ＲＦパワー＝３００Ｗ、の
条件で行った。この時、シリコン酸化膜７に対するエッ
チングレート＝３０００Å／ｍｉｎ、半導体基板（シリ
コン）１に対するエッチングレート＝３００Å／ｍｉｎ
であった。そして、前記エッチバックの終点制御は、シ
リコン酸化膜７のエッチバック中に生成される一酸化炭
素（ＣＯ）の発光波長（４８２５Å）をモニタし、発光
強度低下開始時間を半導体基板１のオーバーエッチング
時間（削れ時間）として、半導体基板１に対するエッチ
ングレートから半導体基板１の削れ深さｄを求めること
で行った。
（ＣＦ4 ）＝１０ｓｃｃｍ、三フッ化メタン（ＣＨ
Ｆ3 ）＝３０ｓｃｃｍ、アルゴン（Ａｒ）＝１０００ｓ
ｃｃｍ、圧力＝２Ｔｏｒｒ、ＲＦパワー＝３００Ｗ、の
条件で行った。この時、シリコン酸化膜７に対するエッ
チングレート＝３０００Å／ｍｉｎ、半導体基板（シリ
コン）１に対するエッチングレート＝３００Å／ｍｉｎ
であった。そして、前記エッチバックの終点制御は、シ
リコン酸化膜７のエッチバック中に生成される一酸化炭
素（ＣＯ）の発光波長（４８２５Å）をモニタし、発光
強度低下開始時間を半導体基板１のオーバーエッチング
時間（削れ時間）として、半導体基板１に対するエッチ
ングレートから半導体基板１の削れ深さｄを求めること
で行った。
【００１６】次に、図４に示す工程では、図３に示す工
程で得た半導体基板１を、９００℃の酸素（Ｏ2 ）ガス
雰囲気で酸化処理し、露出されたソース領域及びドレイ
ン領域上及びゲート電極４上に、膜厚が１００Å程度の
シリコン酸化膜１３を形成する。次いで、ゲート電極
４、サイドウォール８をマスクとし、半導体基板１に、
加速電圧＝４０ＫｅＶ、注入量＝３×１０13ｃｍ-2で、
ヒ素（Ａｓ）をイオン注入し、高濃度不純物領域９及び
１１を形成する。このようにして、低濃度不純物領域５
及び高濃度不純物領域９からなるソース１０、低濃度不
純物領域６及び高濃度不純物領域１１からなるドレイン
１２を形成した。
程で得た半導体基板１を、９００℃の酸素（Ｏ2 ）ガス
雰囲気で酸化処理し、露出されたソース領域及びドレイ
ン領域上及びゲート電極４上に、膜厚が１００Å程度の
シリコン酸化膜１３を形成する。次いで、ゲート電極
４、サイドウォール８をマスクとし、半導体基板１に、
加速電圧＝４０ＫｅＶ、注入量＝３×１０13ｃｍ-2で、
ヒ素（Ａｓ）をイオン注入し、高濃度不純物領域９及び
１１を形成する。このようにして、低濃度不純物領域５
及び高濃度不純物領域９からなるソース１０、低濃度不
純物領域６及び高濃度不純物領域１１からなるドレイン
１２を形成した。
【００１７】次に、図５に示す工程では、図４に示す工
程で得た半導体基板１の全面に、層間絶縁膜１４を形成
する。次に、層間絶縁膜１４の平坦化と、ソース１０及
びドレイン１２の活性化を兼ねた８００℃、１５分間の
熱処理を行う。その後、コンタクト孔の開口、金属配線
の形成等、所望の工程を行い、ＬＤＤ構造を有するＭＯ
Ｓトランジスタを備えた半導体装置を完成する。
程で得た半導体基板１の全面に、層間絶縁膜１４を形成
する。次に、層間絶縁膜１４の平坦化と、ソース１０及
びドレイン１２の活性化を兼ねた８００℃、１５分間の
熱処理を行う。その後、コンタクト孔の開口、金属配線
の形成等、所望の工程を行い、ＬＤＤ構造を有するＭＯ
Ｓトランジスタを備えた半導体装置を完成する。
【００１８】次に、実施例１の図３に示す工程で、サイ
ドウォール８を形成するためのエッチバックの際に、露
出する半導体基板１の削れ深さｄが、表１に示す値とな
るように制御する他は、実施例１に示す製造工程に準じ
て、７種類の半導体装置を製造した。但し、ゲート長＝
０．８μｍ、ゲート幅＝１６μｍとした。次に、各々の
半導体装置について、接合リーク不良発生率を以下に示
す方法で評価した。
ドウォール８を形成するためのエッチバックの際に、露
出する半導体基板１の削れ深さｄが、表１に示す値とな
るように制御する他は、実施例１に示す製造工程に準じ
て、７種類の半導体装置を製造した。但し、ゲート長＝
０．８μｍ、ゲート幅＝１６μｍとした。次に、各々の
半導体装置について、接合リーク不良発生率を以下に示
す方法で評価した。
【００１９】各半導体装置のドレイン１２に、７Ｖの電
圧を印加（逆バイアス印加）し、ドレイン１２と半導体
基板１とのリーク電流（接合リーク電流）を測定し、リ
ーク電流値が１５ｐＡを越えたものを不良と判定した。
この結果を表１に示す。
圧を印加（逆バイアス印加）し、ドレイン１２と半導体
基板１とのリーク電流（接合リーク電流）を測定し、リ
ーク電流値が１５ｐＡを越えたものを不良と判定した。
この結果を表１に示す。
【００２０】
【表１】
【００２１】表１から、半導体基板１の削れ深さｄが、
２００Å以下である半導体装置は、接合リーク不良が全
く無く、良好な結果が得られた。これは、サイドウォー
ル８の形成により、サイドウォール８の端部周辺や、フ
ィールド酸化膜２の端部周辺に発生する応力が緩和され
たため、ソース１０及びドレイン１２に、高濃度不純物
をイオン注入した際に形成される非晶質層に、結晶欠陥
が発生することが抑制されたためである。
２００Å以下である半導体装置は、接合リーク不良が全
く無く、良好な結果が得られた。これは、サイドウォー
ル８の形成により、サイドウォール８の端部周辺や、フ
ィールド酸化膜２の端部周辺に発生する応力が緩和され
たため、ソース１０及びドレイン１２に、高濃度不純物
をイオン注入した際に形成される非晶質層に、結晶欠陥
が発生することが抑制されたためである。
【００２２】一方、半導体基板１の削れ深さｄが、２０
０Åを越えた半導体装置は、接合リーク不良が発生した
ことが確認された。これは、半導体基板１が一定の深さ
（２００Å）を越えてオーバーエッチングされると、サ
イドウォール８の端部周辺やフィールド酸化膜２の端部
周辺に、大きな応力が生じ、ソース１０及びドレイン１
２に、高濃度不純物をイオン注入した際に形成される非
晶質層に結晶欠陥を発生させるためである。
０Åを越えた半導体装置は、接合リーク不良が発生した
ことが確認された。これは、半導体基板１が一定の深さ
（２００Å）を越えてオーバーエッチングされると、サ
イドウォール８の端部周辺やフィールド酸化膜２の端部
周辺に、大きな応力が生じ、ソース１０及びドレイン１
２に、高濃度不純物をイオン注入した際に形成される非
晶質層に結晶欠陥を発生させるためである。
【００２３】なお、本実施例では、ソース１０及びドレ
イン１２を形成する際に、Ｐ、Ａｓをイオン注入した
が、これに限らず、他のｎ型不純物をイオン注入しても
よい。また、イオン注入の際の注入量及び加速電圧等
は、所望により決定してよい。また、本実施例では、ｎ
チャネル型のＬＤＤ構造のＭＯＳトランジスタを備えた
半導体装置を製造する場合について説明したが、本発明
は、ｐチャネル型のＬＤＤ構造のＭＯＳトランジスタを
備えた半導体装置を製造する場合にも応用できることは
勿論である。
イン１２を形成する際に、Ｐ、Ａｓをイオン注入した
が、これに限らず、他のｎ型不純物をイオン注入しても
よい。また、イオン注入の際の注入量及び加速電圧等
は、所望により決定してよい。また、本実施例では、ｎ
チャネル型のＬＤＤ構造のＭＯＳトランジスタを備えた
半導体装置を製造する場合について説明したが、本発明
は、ｐチャネル型のＬＤＤ構造のＭＯＳトランジスタを
備えた半導体装置を製造する場合にも応用できることは
勿論である。
【００２４】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、ゲート電極の側面にサイド
ウォールを形成する際に行うエッチバックを、前記半導
体基板の削れ深さが、２００Å以下となる範囲内で行う
ため、サイドウォール端部の周辺やフィールド酸化膜端
部の周辺に発生する応力を緩和することができる。この
ため、半導体基板のソース領域及びドレイン領域に、高
濃度不純物をイオン注入した際に形成される非晶質層
に、結晶欠陥が発生することを抑制することができる。
この結果、接合リーク不良の発生を防止でき、高性能で
信頼性に優れた半導体装置を製造することができる。
体装置の製造方法によれば、ゲート電極の側面にサイド
ウォールを形成する際に行うエッチバックを、前記半導
体基板の削れ深さが、２００Å以下となる範囲内で行う
ため、サイドウォール端部の周辺やフィールド酸化膜端
部の周辺に発生する応力を緩和することができる。この
ため、半導体基板のソース領域及びドレイン領域に、高
濃度不純物をイオン注入した際に形成される非晶質層
に、結晶欠陥が発生することを抑制することができる。
この結果、接合リーク不良の発生を防止でき、高性能で
信頼性に優れた半導体装置を製造することができる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分拡大断面図である。
程の一部を示す部分拡大断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 低濃度不純物領域 ６ 低濃度不純物領域 ７ シリコン酸化膜 ８ サイドウォール ９ 高濃度不純物領域 １０ ソース １１ 高濃度不純物領域 １２ ドレイン １３ シリコン酸化膜 １４ 層間絶縁膜
Claims (1)
- 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
ート電極を形成した後、全面に堆積したサイドウォール
形成材料を当該半導体基板が露出するまでエッチバック
して、前記ゲート電極の側面にサイドウォールを形成す
る半導体装置の製造方法において、 前記エッチバックは、前記露出した半導体基板の削れ深
さが、２００Å以下となる範囲内で行うことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16793193A JPH0730103A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16793193A JPH0730103A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730103A true JPH0730103A (ja) | 1995-01-31 |
Family
ID=15858718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16793193A Pending JPH0730103A (ja) | 1993-07-07 | 1993-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730103A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2006196735A (ja) * | 2005-01-14 | 2006-07-27 | Yamaha Corp | サイドスペーサ形成法 |
| US8191593B2 (en) | 2005-05-13 | 2012-06-05 | Diversey, Inc. | Non-slipping wheel |
-
1993
- 1993-07-07 JP JP16793193A patent/JPH0730103A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2006196735A (ja) * | 2005-01-14 | 2006-07-27 | Yamaha Corp | サイドスペーサ形成法 |
| US8191593B2 (en) | 2005-05-13 | 2012-06-05 | Diversey, Inc. | Non-slipping wheel |
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