JPH0618194B2 - 段差の被覆方法 - Google Patents
段差の被覆方法Info
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- JPH0618194B2 JPH0618194B2 JP59150491A JP15049184A JPH0618194B2 JP H0618194 B2 JPH0618194 B2 JP H0618194B2 JP 59150491 A JP59150491 A JP 59150491A JP 15049184 A JP15049184 A JP 15049184A JP H0618194 B2 JPH0618194 B2 JP H0618194B2
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- JP
- Japan
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- film
- substrate
- pattern
- deposition
- conductor film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、段差の被覆方法に関するもので、特に多層薄
膜構造の形成方法あるいは微細な開孔部の側面など急峻
な段差を持つ表面に導体膜を形成する方法に関するもの
である。
膜構造の形成方法あるいは微細な開孔部の側面など急峻
な段差を持つ表面に導体膜を形成する方法に関するもの
である。
（従来技術とその問題点） 例えば半導体装置において配線を行う場合には、微細な
開孔部を有する下地絶縁膜上に導体膜を被着することに
よりなされる。この時、従来のスパッタ法あるいは蒸着
法によれば開孔部の段差の肩部分で配線が切れたり薄く
なったりし易く、LSIの製造歩留まりや信頼性が著しく
低下していた。こうした欠点を防ぐため、微細な開孔部
の側面をテーパー形状として傾斜を持たせ導体膜が均一
に被着するような形状が用いられるようになってきてい
るが、微細な開孔部の側面に傾斜を持たせることはLSI
の高集積化を阻害することになり、好ましい改善法では
ない。そのため急峻で深い段差に対して段差被覆性の良
い状態で導体膜を被覆する方法が提案されており、その
うちの１つとしてアルミニウム減圧CVD法がある。アル
ミニウム膜を減圧CVD法により被着することにより段差
被覆性の良い膜が形成されることはM.J.Cooke氏らによ
りソリッド・ステイト・テクノロジー（Solid State Te
chnology）誌第25巻第12号62頁〜65頁に報告されてい
る。しかし多層配線構造においては段差被覆性の良い膜
形成法を用いても、段差の累積に伴い上層ほどパターン
の寸法加工精度が悪くなるという欠点がある。
開孔部を有する下地絶縁膜上に導体膜を被着することに
よりなされる。この時、従来のスパッタ法あるいは蒸着
法によれば開孔部の段差の肩部分で配線が切れたり薄く
なったりし易く、LSIの製造歩留まりや信頼性が著しく
低下していた。こうした欠点を防ぐため、微細な開孔部
の側面をテーパー形状として傾斜を持たせ導体膜が均一
に被着するような形状が用いられるようになってきてい
るが、微細な開孔部の側面に傾斜を持たせることはLSI
の高集積化を阻害することになり、好ましい改善法では
ない。そのため急峻で深い段差に対して段差被覆性の良
い状態で導体膜を被覆する方法が提案されており、その
うちの１つとしてアルミニウム減圧CVD法がある。アル
ミニウム膜を減圧CVD法により被着することにより段差
被覆性の良い膜が形成されることはM.J.Cooke氏らによ
りソリッド・ステイト・テクノロジー（Solid State Te
chnology）誌第25巻第12号62頁〜65頁に報告されてい
る。しかし多層配線構造においては段差被覆性の良い膜
形成法を用いても、段差の累積に伴い上層ほどパターン
の寸法加工精度が悪くなるという欠点がある。
LSIあるいはVLSIの配線のような多層薄膜構造での微細
な開孔部上への導体膜被着において重要なことは、１つ
は微細な開孔部を被着膜にマイクロクラックを生じず埋
めること、もう１つは微細な開孔部を埋めるように導体
膜が被着された後、表面が平坦になることの２つであ
る。特にLSIの高集積化，多層化を計り、高い信頼性を
得るためにはこの２つは極めて重要である。しかしなが
ら上記のような多層薄膜構造を従来のスパッタ法や蒸着
法で実現しようとすると開孔部の埋め込み工程と導体膜
の平坦化工程とを分離した工程数の多い、また多くの装
置を必要とする複雑なものにならざるを得なかった。こ
のようなパターン間の平坦な埋め込みの方法の１つとし
て、リフトオフ法を用いた方法が提案されている。レジ
ストを用いたリフトオフ法は第１図(a)〜(e)に示すよう
にしてなされる。まず第１図(a)において１０１はシリ
コン基板，１０２はシリコン基板上に形成されたシリコ
ン酸化膜で、その上面にレジスト１０３を塗布しパター
ニングした後、第１図(b)に示すように通常のドライエ
ッチングによってシリコン酸化膜102を垂直にエッチン
グし、開孔部を形成する。次いで、第１図(c)に示すよ
うに基板上に導体膜104を蒸着する。その後第１図(d)に
示すようにレジスト膜103を有機溶剤に溶解させて、レ
ジスト上の導体膜104をリフトオフしてしまう。その後
第１図(e)に示すように基板上に導体膜１０５を必要な
膜厚だけ被着する。このようなリフトオフ法では絶縁膜
の開孔部を被着膜にマイクロクラックを生じず導体膜で
埋め込むこととレジスト剥離のためにレジスト側面にで
きるだけ導体膜が被着しないことが必要であり、そのた
め導体膜の被着方法あるいは被着条件が重要である。通
常、絶縁膜の開孔部をマイクロクラックがなく導体膜で
埋め込むためには従来の蒸着方法やスパッタ方法では膜
被着を段差被覆性の良い条件で行うかあるいは膜被着指
向性の良い蒸着方法で行うかのどちらかであった。しか
し被着指向性の良い蒸着方法たとえば電子ビーム蒸着法
では膜被着は、第２図に示すような膜断面形状となり、
被着膜にマイクロクラックを生じずに絶縁膜の開孔部を
埋め込むことができない。また段差被覆性の良い被着条
件での蒸着方法あるいはスパッタ方法等では第３図に示
すようにレジスト側面が導体膜でおおわれてレジストを
溶解できなくなりリフトオフできなくなる。このように
リフトオフ法を用いたパターン間の平坦な埋め込みは、
開孔部の埋め込み工程と導体膜の平坦化工程とを分離し
た数多くの工程と技術的困難を持っている。
な開孔部上への導体膜被着において重要なことは、１つ
は微細な開孔部を被着膜にマイクロクラックを生じず埋
めること、もう１つは微細な開孔部を埋めるように導体
膜が被着された後、表面が平坦になることの２つであ
る。特にLSIの高集積化，多層化を計り、高い信頼性を
得るためにはこの２つは極めて重要である。しかしなが
ら上記のような多層薄膜構造を従来のスパッタ法や蒸着
法で実現しようとすると開孔部の埋め込み工程と導体膜
の平坦化工程とを分離した工程数の多い、また多くの装
置を必要とする複雑なものにならざるを得なかった。こ
のようなパターン間の平坦な埋め込みの方法の１つとし
て、リフトオフ法を用いた方法が提案されている。レジ
ストを用いたリフトオフ法は第１図(a)〜(e)に示すよう
にしてなされる。まず第１図(a)において１０１はシリ
コン基板，１０２はシリコン基板上に形成されたシリコ
ン酸化膜で、その上面にレジスト１０３を塗布しパター
ニングした後、第１図(b)に示すように通常のドライエ
ッチングによってシリコン酸化膜102を垂直にエッチン
グし、開孔部を形成する。次いで、第１図(c)に示すよ
うに基板上に導体膜104を蒸着する。その後第１図(d)に
示すようにレジスト膜103を有機溶剤に溶解させて、レ
ジスト上の導体膜104をリフトオフしてしまう。その後
第１図(e)に示すように基板上に導体膜１０５を必要な
膜厚だけ被着する。このようなリフトオフ法では絶縁膜
の開孔部を被着膜にマイクロクラックを生じず導体膜で
埋め込むこととレジスト剥離のためにレジスト側面にで
きるだけ導体膜が被着しないことが必要であり、そのた
め導体膜の被着方法あるいは被着条件が重要である。通
常、絶縁膜の開孔部をマイクロクラックがなく導体膜で
埋め込むためには従来の蒸着方法やスパッタ方法では膜
被着を段差被覆性の良い条件で行うかあるいは膜被着指
向性の良い蒸着方法で行うかのどちらかであった。しか
し被着指向性の良い蒸着方法たとえば電子ビーム蒸着法
では膜被着は、第２図に示すような膜断面形状となり、
被着膜にマイクロクラックを生じずに絶縁膜の開孔部を
埋め込むことができない。また段差被覆性の良い被着条
件での蒸着方法あるいはスパッタ方法等では第３図に示
すようにレジスト側面が導体膜でおおわれてレジストを
溶解できなくなりリフトオフできなくなる。このように
リフトオフ法を用いたパターン間の平坦な埋め込みは、
開孔部の埋め込み工程と導体膜の平坦化工程とを分離し
た数多くの工程と技術的困難を持っている。
（発明の目的） 本発明の目的は以上述べたごとき、従来の段差の被覆方
法の問題点に関して特に微細な開孔部を被着導体膜にマ
イクロクラックを生じずかつ平坦に導体膜で埋め込む微
細な段差の被覆方法を提供することにある。
法の問題点に関して特に微細な開孔部を被着導体膜にマ
イクロクラックを生じずかつ平坦に導体膜で埋め込む微
細な段差の被覆方法を提供することにある。
（発明の構成） 本発明によれば、表面に絶縁膜のパターンが形成された
基板に対して、イオンビームデポジション法を用いて前
記絶縁膜のパターンを導体膜で埋め込む場合、被着導体
膜にマイクロクラックを生じずかつ下地基板においてパ
ターン段差の底部に沿って溝が生じない膜被着条件で導
体膜を少なくとも前記絶縁膜の膜厚以上の厚さまで被着
する工程と表面平坦部における照射イオンの自己スパッ
タ率がほぼ１となり、表面傾斜部では実効的にエッチン
グが生じる膜被着条件で前記導体膜を選択エッチング
し、表面を平坦にする工程とを含むことを特徴とする段
差の被覆方法が得られる。
基板に対して、イオンビームデポジション法を用いて前
記絶縁膜のパターンを導体膜で埋め込む場合、被着導体
膜にマイクロクラックを生じずかつ下地基板においてパ
ターン段差の底部に沿って溝が生じない膜被着条件で導
体膜を少なくとも前記絶縁膜の膜厚以上の厚さまで被着
する工程と表面平坦部における照射イオンの自己スパッ
タ率がほぼ１となり、表面傾斜部では実効的にエッチン
グが生じる膜被着条件で前記導体膜を選択エッチング
し、表面を平坦にする工程とを含むことを特徴とする段
差の被覆方法が得られる。
（構成の詳細な説明） 本発明においては、従来イオンビームデポジション法に
おいて使用されていなかった大きなイオン加速電圧（た
とえばアルミニウムでは０．５〜２KV）即ち入射イオン
エネルギー（たとえばアルミニウムでは０．５〜２ke
v）の領域が使用されている。イオンビームポジション
法においては膜被着とスパッタエッチングが同時進行し
ていて、入射イオンエネルギーが０．５kev以上になる
と照射イオンの自己スパッタ効果が大きくなり、膜の被
着速度が極めて遅くなる。例えばW.H.Haward氏らにより
ジャーナル・オブ・アプライド・フィジクス（Journal
of Applied Physics）誌第４０巻第７号2911頁〜2916頁
に示されているようにアルミニウムにおいては入射イオ
ンエネルギーが約０．５kevで照射イオンの自己スパッ
タ率が１となり、それ以上の入射イオンエネルギーを用
いると被着膜のエッチングが生じてしまう。よって、従
来のイオンビームデポジション法では、入射イオンエネ
ルギーが０．５〜２kev以上の領域は、膜被着が極めて
遅いか全く生じない実用性の低い領域と考えられてい
た。しかしながら一般的に知られているように金属や半
導体や絶縁体には第４図に定性的に示すように堆積速度
(D)とエッチング速度(E)にイオン入射依存性があること
を利用すると、イオンビームデポジション法を基いて、
表面に微細な凹凸がある基板上に膜被着を行う場合に
は、基板表面凹凸の傾斜面の入射イオンビームに対する
角度によって、それぞれの傾斜面における膜のエッチン
グ速度あるいは被着速度が異なる。第４図の例では平坦
図では堆積とエッチングが平衡し、傾斜面ではエッチン
グが生じていることになる。第５図(c)，(d)に示すよう
に絶縁膜のパターンを埋め込んだ後の被着導体膜に対し
て、基板上水平面の自己スパッタ率をほぼ１とする入射
イオンエネルギー条件でイオンビームデポジション法を
行うと被着導体膜の水平面での膜厚にほとんど変化はな
いが傾斜面では実効的にスパッタエッチングが進行す
る。その結果、絶縁膜のパターン上に被着した導体膜の
みがパターン段差上に当初形成されていた傾斜面からス
パッタエッチングされて平坦化が行われ、凹凸を有する
基板上に平坦な導体膜が形成されるのである。
おいて使用されていなかった大きなイオン加速電圧（た
とえばアルミニウムでは０．５〜２KV）即ち入射イオン
エネルギー（たとえばアルミニウムでは０．５〜２ke
v）の領域が使用されている。イオンビームポジション
法においては膜被着とスパッタエッチングが同時進行し
ていて、入射イオンエネルギーが０．５kev以上になる
と照射イオンの自己スパッタ効果が大きくなり、膜の被
着速度が極めて遅くなる。例えばW.H.Haward氏らにより
ジャーナル・オブ・アプライド・フィジクス（Journal
of Applied Physics）誌第４０巻第７号2911頁〜2916頁
に示されているようにアルミニウムにおいては入射イオ
ンエネルギーが約０．５kevで照射イオンの自己スパッ
タ率が１となり、それ以上の入射イオンエネルギーを用
いると被着膜のエッチングが生じてしまう。よって、従
来のイオンビームデポジション法では、入射イオンエネ
ルギーが０．５〜２kev以上の領域は、膜被着が極めて
遅いか全く生じない実用性の低い領域と考えられてい
た。しかしながら一般的に知られているように金属や半
導体や絶縁体には第４図に定性的に示すように堆積速度
(D)とエッチング速度(E)にイオン入射依存性があること
を利用すると、イオンビームデポジション法を基いて、
表面に微細な凹凸がある基板上に膜被着を行う場合に
は、基板表面凹凸の傾斜面の入射イオンビームに対する
角度によって、それぞれの傾斜面における膜のエッチン
グ速度あるいは被着速度が異なる。第４図の例では平坦
図では堆積とエッチングが平衡し、傾斜面ではエッチン
グが生じていることになる。第５図(c)，(d)に示すよう
に絶縁膜のパターンを埋め込んだ後の被着導体膜に対し
て、基板上水平面の自己スパッタ率をほぼ１とする入射
イオンエネルギー条件でイオンビームデポジション法を
行うと被着導体膜の水平面での膜厚にほとんど変化はな
いが傾斜面では実効的にスパッタエッチングが進行す
る。その結果、絶縁膜のパターン上に被着した導体膜の
みがパターン段差上に当初形成されていた傾斜面からス
パッタエッチングされて平坦化が行われ、凹凸を有する
基板上に平坦な導体膜が形成されるのである。
（実施例） 以下、本発明について実施例を用いて説明する。第５図
(a)〜(d)は一実施例を工程を追って順次示した模式的断
面図である。第５図(a)は平坦な表面を持つシリコン基
板501上にシリコン酸化膜502を厚さ約１μｍCVD法で被
着した後、通常のホトレジスト工程とドライエッチング
工程を経て開孔部503を形成した状態を示す。
(a)〜(d)は一実施例を工程を追って順次示した模式的断
面図である。第５図(a)は平坦な表面を持つシリコン基
板501上にシリコン酸化膜502を厚さ約１μｍCVD法で被
着した後、通常のホトレジスト工程とドライエッチング
工程を経て開孔部503を形成した状態を示す。
次いで第５図(b)に示すように、開孔部内に導体膜がマ
イクロクラックを生じずに被着しかつ下地シリコン基板
において開孔部の段差の底部に沿って溝が生じない低い
入射イオンエネルギー条件（入射イオンエネルギー約
０．１kev）でのイオンビームデポジションで、アルミ
ニウム膜５０４を少なくともシリコン酸化膜５０２の厚
さ以上被着する。この時、アルミニウム膜５０４は開孔
部503内部でマイクロクラックを生じない。
イクロクラックを生じずに被着しかつ下地シリコン基板
において開孔部の段差の底部に沿って溝が生じない低い
入射イオンエネルギー条件（入射イオンエネルギー約
０．１kev）でのイオンビームデポジションで、アルミ
ニウム膜５０４を少なくともシリコン酸化膜５０２の厚
さ以上被着する。この時、アルミニウム膜５０４は開孔
部503内部でマイクロクラックを生じない。
さらに第５図(c)に示すように基板上水平面での照射イ
オンの自己スパッタ率が１となる入射イオンエネルギー
条件（入射イオンエネルギー約０．５kev）でイオンビ
ームデポジションを行う。この条件では基板上水平面で
はアルミニウム膜の被着とエッチングが平衡し膜厚に変
化は生じないが、基板上傾斜面ではすべてエッチングが
進行する。その為、開孔部503の段差上に形成された被
着アルミニウム膜の傾斜面505ではエッチングが進行す
る。
オンの自己スパッタ率が１となる入射イオンエネルギー
条件（入射イオンエネルギー約０．５kev）でイオンビ
ームデポジションを行う。この条件では基板上水平面で
はアルミニウム膜の被着とエッチングが平衡し膜厚に変
化は生じないが、基板上傾斜面ではすべてエッチングが
進行する。その為、開孔部503の段差上に形成された被
着アルミニウム膜の傾斜面505ではエッチングが進行す
る。
最終的には第５図(d)に示すようにシリコン酸化膜502上
のアルミニウム膜504のみが選択エッチングされて基板
パターン上のアルミニウム膜は殆ど平坦になる。
のアルミニウム膜504のみが選択エッチングされて基板
パターン上のアルミニウム膜は殆ど平坦になる。
以上説明したように、本発明は導体膜の膜被着工程と平
坦化工程とを入射イオンエネルギーを２段階に切り替え
たイオンビームデポジション法により行うものである。
特に平坦化工程においては従来イオンビームデポジショ
ン法で実用的ではないとされていた入射イオンエネルギ
ー領域（アルミニウムでは０．５〜２kev）を用い、基
板上の傾斜面のみを選択エッチングすることにより平坦
化を可能とした。
坦化工程とを入射イオンエネルギーを２段階に切り替え
たイオンビームデポジション法により行うものである。
特に平坦化工程においては従来イオンビームデポジショ
ン法で実用的ではないとされていた入射イオンエネルギ
ー領域（アルミニウムでは０．５〜２kev）を用い、基
板上の傾斜面のみを選択エッチングすることにより平坦
化を可能とした。
前記実施例においてはアルミニウム膜を被着したが、何
もこれに限る必要はなく、モリブデン等の他の金属，不
純物をドープした多結晶シリコンやシリサイド等の合金
も用いることができる。
もこれに限る必要はなく、モリブデン等の他の金属，不
純物をドープした多結晶シリコンやシリサイド等の合金
も用いることができる。
（発明の効果） 以上説明したごとく、本発明によれば急峻な側面を持つ
開孔部においてもシャドー効果を生じることなく、開孔
部をマイクロクラックがなく埋め込み、絶縁膜のパター
ン上に導体膜を平坦にしかも同一真空系内で形成するこ
とができる。その結果多層薄膜構造では、後に形成され
る高次の薄膜の段切れ，接触不良，寸法加工精度の悪化
が回避でき、それをLSIに使用した場合、信頼性，集積
度を飛躍的に向上することができる。
開孔部においてもシャドー効果を生じることなく、開孔
部をマイクロクラックがなく埋め込み、絶縁膜のパター
ン上に導体膜を平坦にしかも同一真空系内で形成するこ
とができる。その結果多層薄膜構造では、後に形成され
る高次の薄膜の段切れ，接触不良，寸法加工精度の悪化
が回避でき、それをLSIに使用した場合、信頼性，集積
度を飛躍的に向上することができる。
第１図(a)〜(e)はレジストを用いたリフトオフ法による
平坦な導体膜の形成を説明する模式的断面図、第２図は
被着指向性の良い蒸着法により、パターンを導体膜で埋
め込んだ構造の模式的断面図、第３図は段差被覆性の良
い蒸着法によりパターンを導体膜で埋め込んだ構造の模
式的断面図、第４図は金属や半導体や絶縁体における堆
積速度(D)とエッチング速度(E)のイオン入射角依存性を
定性的に示す図、第５図(a)〜(d)は本発明の方法の一実
施例を説明するための模式的断面図である。 101，201，301，501……シリコン基板， 102，202，302，502……シリコン酸化膜等の絶縁膜， 103，203，303……レジスト， 104，105，204，304……導体膜， 503……絶縁膜の開孔部， 504……アルミニウム膜， 505……アルミニウム膜の傾斜面。
平坦な導体膜の形成を説明する模式的断面図、第２図は
被着指向性の良い蒸着法により、パターンを導体膜で埋
め込んだ構造の模式的断面図、第３図は段差被覆性の良
い蒸着法によりパターンを導体膜で埋め込んだ構造の模
式的断面図、第４図は金属や半導体や絶縁体における堆
積速度(D)とエッチング速度(E)のイオン入射角依存性を
定性的に示す図、第５図(a)〜(d)は本発明の方法の一実
施例を説明するための模式的断面図である。 101，201，301，501……シリコン基板， 102，202，302，502……シリコン酸化膜等の絶縁膜， 103，203，303……レジスト， 104，105，204，304……導体膜， 503……絶縁膜の開孔部， 504……アルミニウム膜， 505……アルミニウム膜の傾斜面。
Claims (1)
- 【請求項１】表面に絶縁膜のパターンが形成された基板
に対して、イオンビームデポジション法を用いて前記絶
縁膜のパターンを導体膜で埋め込む場合、被着導体膜に
マイクロクラックを生じずかつ下地基板においてパター
ン段差の底部に沿って溝が生じない膜被着条件で導体膜
を少なくとも前記絶縁膜の膜厚以上の厚さまで被着する
工程と、表面平坦部における照射イオンの自己スパッタ
率がほぼ１となり表面傾斜部では実効的にエッチングが
生じる膜被着条件で前記導体膜を選択エッチングし、表
面を平坦にする工程とを含むことを特徴とする段差の被
覆方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59150491A JPH0618194B2 (ja) | 1984-07-21 | 1984-07-21 | 段差の被覆方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59150491A JPH0618194B2 (ja) | 1984-07-21 | 1984-07-21 | 段差の被覆方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130053A JPS6130053A (ja) | 1986-02-12 |
| JPH0618194B2 true JPH0618194B2 (ja) | 1994-03-09 |
Family
ID=15498028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59150491A Expired - Lifetime JPH0618194B2 (ja) | 1984-07-21 | 1984-07-21 | 段差の被覆方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618194B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3804738A (en) * | 1973-06-29 | 1974-04-16 | Ibm | Partial planarization of electrically insulative films by resputtering |
| JPS57134950A (en) * | 1981-02-16 | 1982-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Forming method of flattened wiring layer |
-
1984
- 1984-07-21 JP JP59150491A patent/JPH0618194B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130053A (ja) | 1986-02-12 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |