JPH061819B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH061819B2 JPH061819B2 JP58204832A JP20483283A JPH061819B2 JP H061819 B2 JPH061819 B2 JP H061819B2 JP 58204832 A JP58204832 A JP 58204832A JP 20483283 A JP20483283 A JP 20483283A JP H061819 B2 JPH061819 B2 JP H061819B2
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- emitter
- transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体記憶装置、特にバイポーラ形の記憶装
置の記憶セルに係り、α粒子によるソフトエラー等対し
ても動作が安定で、かつ高速アクセク時間を得るに好適
な記憶セルに関する。
置の記憶セルに係り、α粒子によるソフトエラー等対し
ても動作が安定で、かつ高速アクセク時間を得るに好適
な記憶セルに関する。
バイポーラ形の記憶装置については、例えば特公昭５３
−７１０５号公報に記憶されている。しかしここでは負
荷インピーダンスが動作状態により変化する記憶セルの
構造については触れられていない。
−７１０５号公報に記憶されている。しかしここでは負
荷インピーダンスが動作状態により変化する記憶セルの
構造については触れられていない。
バイポーラ形の記憶装置、特にRandom Access Memory
（以下ＲＡＭと記す）の記憶セル（以下単にセルと記
す）は、マルチエミッタトランジスタで構成された第１
図に示すフリップフロップ回路が一般的に用いられてい
る。マルチエミッタトランジスタＱ１及びＱ２のベース
及びコレクタを互いに交差接続し、フリップフロップを
構成している。このセルで記憶情報の保持は、保持電流
供給線Ａに流れる保持電流(Ist)によって行われる。す
なわち、トランジスタＱ１が導通時、保持電流(Ist)
は、エミッタＥ21から流れる。そしてトランジスタＱ１
のコレクタ電流は、トランジスタＱ１のコレクタとワー
ド線Ｗ１の間に接続された負荷ＺH1を流れ、電位降下を
生ずる。
（以下ＲＡＭと記す）の記憶セル（以下単にセルと記
す）は、マルチエミッタトランジスタで構成された第１
図に示すフリップフロップ回路が一般的に用いられてい
る。マルチエミッタトランジスタＱ１及びＱ２のベース
及びコレクタを互いに交差接続し、フリップフロップを
構成している。このセルで記憶情報の保持は、保持電流
供給線Ａに流れる保持電流(Ist)によって行われる。す
なわち、トランジスタＱ１が導通時、保持電流(Ist)
は、エミッタＥ21から流れる。そしてトランジスタＱ１
のコレクタ電流は、トランジスタＱ１のコレクタとワー
ド線Ｗ１の間に接続された負荷ＺH1を流れ、電位降下を
生ずる。
一方Ｑ１のベース電流は、トランジスタＱ２のコレクタ
に接続された負荷ＺH2を流れ電位降下を生ずる。この負
荷ＺH1とＺH2での電位降下の差が大きい程、一般にセル
の動作は安定である。すなわち、トランジスタＱ２のベ
ース電位をトランジスタＱ１のベース電位より低く保つ
事により、トランジスタＱ２を非導通にし、トランジス
タＱ１の導通状態を安定に保つ。この様にセルには常時
保持電流を流す必要があり、保持電流が大きい程セルで
の消費電力は増大する。従って高集積化する場合、負荷
ＺＨ１及びＺＨ２を大きくし、保持電流を小さくする事
によって、消費電力の増大を防いでいる。
に接続された負荷ＺH2を流れ電位降下を生ずる。この負
荷ＺH1とＺH2での電位降下の差が大きい程、一般にセル
の動作は安定である。すなわち、トランジスタＱ２のベ
ース電位をトランジスタＱ１のベース電位より低く保つ
事により、トランジスタＱ２を非導通にし、トランジス
タＱ１の導通状態を安定に保つ。この様にセルには常時
保持電流を流す必要があり、保持電流が大きい程セルで
の消費電力は増大する。従って高集積化する場合、負荷
ＺＨ１及びＺＨ２を大きくし、保持電流を小さくする事
によって、消費電力の増大を防いでいる。
次にセルを選択し、記憶情報を読み出す時の動作すなわ
ちセルの選択状態の動作は次の様になる。
ちセルの選択状態の動作は次の様になる。
読み出し用トランジスタＱ３及びＱ４のベースＣ１及び
Ｃ２には、参照電位が加えられる。そしてこの参照電圧
と、セルの内部電位が比較される。トランジスタＱ１が
導通時、トランジスタＱ２のコレクタ電位すなわちトラ
ンジスタＱ１のベース電位（以下ＶC1と記す）は、参照
電位より高電位になる。このためビット線Ｂ１を流れる
読み出し電流は、トランジスタＱ１より流れ、そのコレ
クタ電流により、負荷抵抗ＲL1に電位降下を生ずる。こ
の為トランジスタＱ１のコレクタ電位すなわちトランジ
スタＱ２のベース電位（以下ＶC0と記す）は、参照電位
より低くなり、ビット線Ｂ２の読み出し電流は、読み出
し用トランジスタＱ４から流れる。この様にし、いずれ
のビット線の読み出し電流が、読み出し用トランジスタ
から流れるかを検出することにより記憶情報の読み出し
が行われる。そして一般に読み出し電流が大きい程、読
み出し速度は速くなり、アクセス時間の高速化が容易と
なる。従って高集積化し低消費電力でかつアクセス時間
の高速なＲＡＭに適するセルは、保持電流は小さくて
も、確実に記憶情報を保持し、かつ大きな読み出し電流
で読み出し動作を可能とするセルである。このために、
負荷抵抗には、保持状態時と選択状態時でそのインピー
ダンスが切り換わる形式の負荷が必要であり、第１図で
は、保持状態時に有効な負荷をＲH1とし、選択状態（読
み出し及び書き込み状態）時に有効な負荷をＲL1として
示している。一般に負荷ＲH1は数十ＫΩから数百ＫΩの
抵抗を用い、負荷ＲL1には、ダイオード等の非線形素子
が用いられる。
Ｃ２には、参照電位が加えられる。そしてこの参照電圧
と、セルの内部電位が比較される。トランジスタＱ１が
導通時、トランジスタＱ２のコレクタ電位すなわちトラ
ンジスタＱ１のベース電位（以下ＶC1と記す）は、参照
電位より高電位になる。このためビット線Ｂ１を流れる
読み出し電流は、トランジスタＱ１より流れ、そのコレ
クタ電流により、負荷抵抗ＲL1に電位降下を生ずる。こ
の為トランジスタＱ１のコレクタ電位すなわちトランジ
スタＱ２のベース電位（以下ＶC0と記す）は、参照電位
より低くなり、ビット線Ｂ２の読み出し電流は、読み出
し用トランジスタＱ４から流れる。この様にし、いずれ
のビット線の読み出し電流が、読み出し用トランジスタ
から流れるかを検出することにより記憶情報の読み出し
が行われる。そして一般に読み出し電流が大きい程、読
み出し速度は速くなり、アクセス時間の高速化が容易と
なる。従って高集積化し低消費電力でかつアクセス時間
の高速なＲＡＭに適するセルは、保持電流は小さくて
も、確実に記憶情報を保持し、かつ大きな読み出し電流
で読み出し動作を可能とするセルである。このために、
負荷抵抗には、保持状態時と選択状態時でそのインピー
ダンスが切り換わる形式の負荷が必要であり、第１図で
は、保持状態時に有効な負荷をＲH1とし、選択状態（読
み出し及び書き込み状態）時に有効な負荷をＲL1として
示している。一般に負荷ＲH1は数十ＫΩから数百ＫΩの
抵抗を用い、負荷ＲL1には、ダイオード等の非線形素子
が用いられる。
第２図は、セルをマトリクス状に配置したセルアレーを
示す。セルアレー中のセルＣＥＬ０の選択は、次の様に
して行なう。ワード選択駆動回路ＷＤ０のみを選択し、
セルＣＥＬ０が接続されているワード線Ｗ00を低電位か
ら高電位に駆動する。
示す。セルアレー中のセルＣＥＬ０の選択は、次の様に
して行なう。ワード選択駆動回路ＷＤ０のみを選択し、
セルＣＥＬ０が接続されているワード線Ｗ00を低電位か
ら高電位に駆動する。
更にディジット線駆動回路ＹＤ１を選択し、読み出し電
流がセルＣＥＬ０から流れる様にして読み出し動作を行
なう。この様にセルＣＥＬ０が選択状態にある時、他の
セルはそれぞれ次の状態をとる。セルＣＥＬ１はワード
線のみが選択状態にある状態（以下ＸＳ状態と記す）と
なり、セルＣＥＬ２は、ディジット線のみが選択状態に
ある状態（以下ＹＳ状態と記す）となり、セルＣＥＬ３
はともに非選択状態すなわち保持状態にある。
流がセルＣＥＬ０から流れる様にして読み出し動作を行
なう。この様にセルＣＥＬ０が選択状態にある時、他の
セルはそれぞれ次の状態をとる。セルＣＥＬ１はワード
線のみが選択状態にある状態（以下ＸＳ状態と記す）と
なり、セルＣＥＬ２は、ディジット線のみが選択状態に
ある状態（以下ＹＳ状態と記す）となり、セルＣＥＬ３
はともに非選択状態すなわち保持状態にある。
そして次にセルＣＥＬ２を選択するために、ワード線駆
動回路ＷＤ１を選び、ワード線Ｗ10を高電位にした時、
セルＣＥＬ０は、選択状態からＹＳ状態へと状態は移行
する。その後ディジット線駆動回路ＹＤ０を選んでセル
ＣＥＬ３を選択状態にした時、セルＣＥＬ２は、選択状
態からＸＳ状態へと状態が移行する。この用にセルの状
態は、各種の状態を移行するが、この間記憶情報を安定
に保持する必要がある。更にワード線Ｗ00及びＷ01の立
り下り時間を高速化するために、放電電流源ＩCH0を設
け、この電流をダイオードＤ０及びＤ１で選択されたワ
ード線にのみ切り換えて流している。このために、ワー
ド線が選択されているセルからは、保持電流ＩST1また
はＩST2に加えて放電電流ＩCH0も流れることになる。
動回路ＷＤ１を選び、ワード線Ｗ10を高電位にした時、
セルＣＥＬ０は、選択状態からＹＳ状態へと状態は移行
する。その後ディジット線駆動回路ＹＤ０を選んでセル
ＣＥＬ３を選択状態にした時、セルＣＥＬ２は、選択状
態からＸＳ状態へと状態が移行する。この用にセルの状
態は、各種の状態を移行するが、この間記憶情報を安定
に保持する必要がある。更にワード線Ｗ00及びＷ01の立
り下り時間を高速化するために、放電電流源ＩCH0を設
け、この電流をダイオードＤ０及びＤ１で選択されたワ
ード線にのみ切り換えて流している。このために、ワー
ド線が選択されているセルからは、保持電流ＩST1また
はＩST2に加えて放電電流ＩCH0も流れることになる。
この様に同一ワード線に接続されているセルは保持電流
及び放電電流を共有しているため、セルコレクタ電位Ｖ
C1に差があると、電流の偏流が起り、低いコレクタ電位
のセルからは電流が流れ難くなる。
及び放電電流を共有しているため、セルコレクタ電位Ｖ
C1に差があると、電流の偏流が起り、低いコレクタ電位
のセルからは電流が流れ難くなる。
第３図に、セルを構成するトランジスタのコレクタ電位
ＶC1及びＶC0の電流依存性を示す。この図はワード線の
電位を基準に示しており、セルが保持状態時、例えばセ
ル１個当りの保持電流が５μＡの時、ＶC0は−0.3Ｖと
なる。すなわち、フリップフロップの動作電圧（ＶC1−
ＶC0）は３００ｍＶとなる。次にＸＳ状態のセルは、保
持電流に加えて上述の如く放電電流ＩCH0分が各セルに
加える故セルから流れる電流は１００μＡ程度となる。
この時コレクタ電圧ＶC1及びＶC0は各々−0.12Ｖ，−0.
46Ｖとなり、フリップフロップの動作電圧は３４０ｍＶ
となる。一方選択状態時のセルからは読み出し電流２ｍ
Ａが流れるため、コレクタ電圧ＶC1とＶC0は、−0.39Ｖ
と−0.95Ｖとなり、この中間に参照電位を設定すること
により読み出しが行われる。この図では、負荷としてＺ
H1を１００ＫΩ、ＺL1をショットキーバリアダイオード
（ＳＢＤ）と２５０Ωの抵抗の直列接続したものを仮定
している。負荷ＺL1がＳＢＤのみの場合、コレクタ電位
ＶC0は破線の如くなるため、読み出し電流を２００ｍＡ
以上にするとフリップフロップの動作電圧が２００ｍＶ
と小さくなり、この中間に参照電位を設定しても読み出
し電流がセルと読み出しトランジスタの両方から流れる
ため安定な読み出し動作は出来なくなる。また、ｐｎ接
合ダイオードを用いて読み出し電流を大きくしようとす
ると、フリップフロップを構成しているトランジスタの
ベース、コレクタ接合が順方向にバイアスされ、トラン
ジスタが飽和してしまう。このため、読み出し電流を大
きく出来ない。一方、ショットキバリアダイオードを用
いた場合には、順方向電圧が約０．４Ｖであり、ベー
ス、コレクタ接合の飽和は生じず、大きな読み出し電流
を流すことができる。
ＶC1及びＶC0の電流依存性を示す。この図はワード線の
電位を基準に示しており、セルが保持状態時、例えばセ
ル１個当りの保持電流が５μＡの時、ＶC0は−0.3Ｖと
なる。すなわち、フリップフロップの動作電圧（ＶC1−
ＶC0）は３００ｍＶとなる。次にＸＳ状態のセルは、保
持電流に加えて上述の如く放電電流ＩCH0分が各セルに
加える故セルから流れる電流は１００μＡ程度となる。
この時コレクタ電圧ＶC1及びＶC0は各々−0.12Ｖ，−0.
46Ｖとなり、フリップフロップの動作電圧は３４０ｍＶ
となる。一方選択状態時のセルからは読み出し電流２ｍ
Ａが流れるため、コレクタ電圧ＶC1とＶC0は、−0.39Ｖ
と−0.95Ｖとなり、この中間に参照電位を設定すること
により読み出しが行われる。この図では、負荷としてＺ
H1を１００ＫΩ、ＺL1をショットキーバリアダイオード
（ＳＢＤ）と２５０Ωの抵抗の直列接続したものを仮定
している。負荷ＺL1がＳＢＤのみの場合、コレクタ電位
ＶC0は破線の如くなるため、読み出し電流を２００ｍＡ
以上にするとフリップフロップの動作電圧が２００ｍＶ
と小さくなり、この中間に参照電位を設定しても読み出
し電流がセルと読み出しトランジスタの両方から流れる
ため安定な読み出し動作は出来なくなる。また、ｐｎ接
合ダイオードを用いて読み出し電流を大きくしようとす
ると、フリップフロップを構成しているトランジスタの
ベース、コレクタ接合が順方向にバイアスされ、トラン
ジスタが飽和してしまう。このため、読み出し電流を大
きく出来ない。一方、ショットキバリアダイオードを用
いた場合には、順方向電圧が約０．４Ｖであり、ベー
ス、コレクタ接合の飽和は生じず、大きな読み出し電流
を流すことができる。
以上述べた特性を有するセルを用いて、高速でかつ高集
積ＲＡＭを低消費電力で実現しようとすると、保持電流
を小さく、読み出し電流を大きくする、すなわち、負荷
ＲH1及びＲH2の抵抗値を大きくし、負荷ＲL1及びＲL2の
抵抗値を大きくし、負荷ＲL1及びＲL2の等価抵抗を小さ
くする必要がある。すなわち選択状態と保持状態とで負
荷のインピーダンスを大きく切り換える必要がある。こ
の様にインピーダンス切り換えを大きくした時先に述べ
たセルの状態移行時にセルの動作余裕度が減少する問題
がある。
積ＲＡＭを低消費電力で実現しようとすると、保持電流
を小さく、読み出し電流を大きくする、すなわち、負荷
ＲH1及びＲH2の抵抗値を大きくし、負荷ＲL1及びＲL2の
抵抗値を大きくし、負荷ＲL1及びＲL2の等価抵抗を小さ
くする必要がある。すなわち選択状態と保持状態とで負
荷のインピーダンスを大きく切り換える必要がある。こ
の様にインピーダンス切り換えを大きくした時先に述べ
たセルの状態移行時にセルの動作余裕度が減少する問題
がある。
第４図にセルが、選択状態からＹＳ状態に移行する時の
動作余裕度を示した。時間Ｐ０点でワード線電位が、選
択状態の高電位から、非選択電位である低電位へと立ち
下る時のセルのコレクタ電位を示している。ＸＳ状態か
ら保持状態に移行するセルのコレクタ電位をＶC1(XS-N
S)。
動作余裕度を示した。時間Ｐ０点でワード線電位が、選
択状態の高電位から、非選択電位である低電位へと立ち
下る時のセルのコレクタ電位を示している。ＸＳ状態か
ら保持状態に移行するセルのコレクタ電位をＶC1(XS-N
S)。
ＶC0(XS-NS)で示し、選択状態からＹＳ状態に移行する
セルのコレクタ電位をＶC1(S-YS)，ＶC0(S-YS)として示
す。この時後者のセルのフリップフロップ動作電圧（Ｖ
C1とＶC0の電位差）が他のセルに比べ狭まくなる、すな
わち動作余裕度が減少している。
セルのコレクタ電位をＶC1(S-YS)，ＶC0(S-YS)として示
す。この時後者のセルのフリップフロップ動作電圧（Ｖ
C1とＶC0の電位差）が他のセルに比べ狭まくなる、すな
わち動作余裕度が減少している。
第５図には、ディジット線の選択状態が時間Ｐ１で切り
換った時の、ＸＳ状態のセルのコレクタ電位ＶC1(XS)，
ＶC0(XS)と選択状態からＸＳ状態に移行するセルのコレ
クタ電位ＶC1(S-XS)，ＶC0(S-XS)とを示している。この
時も後者のセルの動作余裕度が減少している。
換った時の、ＸＳ状態のセルのコレクタ電位ＶC1(XS)，
ＶC0(XS)と選択状態からＸＳ状態に移行するセルのコレ
クタ電位ＶC1(S-XS)，ＶC0(S-XS)とを示している。この
時も後者のセルの動作余裕度が減少している。
この原因は、選択状態にあったセルのコレクタ電位が、
読み出し電流がセルから流れなくなった後、直ちに同じ
ワード線に接続されたセルのコレクタ電位と同一電位に
ならないためである。例えば第５図の時間Ｐ１より以前
には、読み出し電流が流れているが、時間Ｐ１で読み出
し電流がセルから流れなくなった後も、このセルのコレ
クタ電位ＶC1(S-XS)は、同じワード線上のセルのコレク
タ電位ＶC1(XS)と同一電位まで回復せず、低い電位に留
まる。このため、保持電流及び放電電流は、コレクタ電
位の高いセルから流れる（保持電流の偏流）。このた
め、選択状態からＸＳ状態に移行するセルからは、保持
電流が流れなくなり、コレクタ電位ＶC0(S-XS)に近づ
く。この結果セルのフリップフロップの動作電圧は狭く
なり、結果セルの動作余裕度が減少する。
読み出し電流がセルから流れなくなった後、直ちに同じ
ワード線に接続されたセルのコレクタ電位と同一電位に
ならないためである。例えば第５図の時間Ｐ１より以前
には、読み出し電流が流れているが、時間Ｐ１で読み出
し電流がセルから流れなくなった後も、このセルのコレ
クタ電位ＶC1(S-XS)は、同じワード線上のセルのコレク
タ電位ＶC1(XS)と同一電位まで回復せず、低い電位に留
まる。このため、保持電流及び放電電流は、コレクタ電
位の高いセルから流れる（保持電流の偏流）。このた
め、選択状態からＸＳ状態に移行するセルからは、保持
電流が流れなくなり、コレクタ電位ＶC0(S-XS)に近づ
く。この結果セルのフリップフロップの動作電圧は狭く
なり、結果セルの動作余裕度が減少する。
この現象は、選択状態と保持状態とで切り換える負荷抵
抗のインピーダンスの変化量が大きい程顕著になる。
抗のインピーダンスの変化量が大きい程顕著になる。
すなわち、読み出し電流とセル当りの保持電流の比が大
きい程顕著にある。
きい程顕著にある。
更に負荷を抵抗ＲL1及びＲL2のショットキーバリアダイ
オード（ＳＢＤ）と抵抗の直列負荷で形成した時、ＳＢ
Ｄの容量ＣSBDが大きい程顕著になる。ＣSBDの値はこの
他ワード電位の立ち上り時のセルの動作余裕度とα粒子
等によるソフトエラー率とも関係する。第６図にＣSBD
とセル動作余裕度の関係を示す。ワード線電位の立ち上
り時のセルの動作余裕度すなわち、フリップフロップ動
作電圧は、特性曲線ＣＨ１の如くＣSBDが大きい程大き
くなり、セルは安定になる。
オード（ＳＢＤ）と抵抗の直列負荷で形成した時、ＳＢ
Ｄの容量ＣSBDが大きい程顕著になる。ＣSBDの値はこの
他ワード電位の立ち上り時のセルの動作余裕度とα粒子
等によるソフトエラー率とも関係する。第６図にＣSBD
とセル動作余裕度の関係を示す。ワード線電位の立ち上
り時のセルの動作余裕度すなわち、フリップフロップ動
作電圧は、特性曲線ＣＨ１の如くＣSBDが大きい程大き
くなり、セルは安定になる。
一方前記２ケースの保持電流の偏流に因る動作余裕度の
減少は、特性曲線ＣＨ２に示す如く、ＣSBDが大きい程
顕著になる。
減少は、特性曲線ＣＨ２に示す如く、ＣSBDが大きい程
顕著になる。
更にα粒子によるソフトエラーを防止するためには、Ｃ
SBDを大きくする必要がある。
SBDを大きくする必要がある。
（電子通信学会論文誌 昭５５−７６〔Ｃ９〕参照） このため、特性ＣＨ２に示す特性は好ましくなく、高速
でかつ高集積ＲＡＭ実現上の問題となっている。
でかつ高集積ＲＡＭ実現上の問題となっている。
本発明の目的は、負荷抵抗のインピーダンス変化の大き
い、すなわち読み出し電流が大きくかつ保持電流の小さ
な、低消費電力でアクエス時間の高速なバイポーラＲＡ
Ｍ用で、その動作が安定記憶セルを提供することにあ
る。
い、すなわち読み出し電流が大きくかつ保持電流の小さ
な、低消費電力でアクエス時間の高速なバイポーラＲＡ
Ｍ用で、その動作が安定記憶セルを提供することにあ
る。
α粒子によるソフトエラー対策上もＣSBDが大きい必要
がある。従ってＣSBDが大きくても前述の保持電流の偏
流によるセルの動作余裕度の減少を、軽減化する必要が
ある。この偏流は、第５図で説明した如く、同一ワード
線に接続されているセル間で、コレクタ電位ＶC1に差が
ある事が原因である。この差を小さくする方法として、
１つは、セルの状態移行時のＶC1の時定数を、差が小さ
くなる様にする方法である。第５図で言えば、時間Ｐ１
でのコレクタ電位ＶC1(S-XS)が、より速く、同じワード
線に接続されているセルのコレクタ電位ＶC1(XS)と同一
電位になる様にすれば良い。すなわち、セルトランジス
タのコレクタの時定数を小さくする事になり、負荷ＲH1
及びＲH2を小さくするか、ＣSBDを小さくすることにな
る。負荷ＲH1及びＲH2を小さくすることは、保持電流の
増大を招き、高集積化上問題となる。更にＣSBDを小さ
くすることは、α粒子によるソフトエラー対策上好まし
くない。
がある。従ってＣSBDが大きくても前述の保持電流の偏
流によるセルの動作余裕度の減少を、軽減化する必要が
ある。この偏流は、第５図で説明した如く、同一ワード
線に接続されているセル間で、コレクタ電位ＶC1に差が
ある事が原因である。この差を小さくする方法として、
１つは、セルの状態移行時のＶC1の時定数を、差が小さ
くなる様にする方法である。第５図で言えば、時間Ｐ１
でのコレクタ電位ＶC1(S-XS)が、より速く、同じワード
線に接続されているセルのコレクタ電位ＶC1(XS)と同一
電位になる様にすれば良い。すなわち、セルトランジス
タのコレクタの時定数を小さくする事になり、負荷ＲH1
及びＲH2を小さくするか、ＣSBDを小さくすることにな
る。負荷ＲH1及びＲH2を小さくすることは、保持電流の
増大を招き、高集積化上問題となる。更にＣSBDを小さ
くすることは、α粒子によるソフトエラー対策上好まし
くない。
もう１つの方法は、選択状態にあるセルのコレクタ電位
ＶC1（Ｓ）と、ＸＳ状態にあるセルのコレクタ電位ＶC1
（ＸＳ）との差（ΔＶC1）を小さくする方法である。こ
れは、第４図の時間Ｐ０及び第５図の時間Ｐ１以前のΔ
ＶC1を小さくする事により、状態移行後のコレクタ電位
の差ΔＶC1の低減化を狙ったものである。このコレクタ
電位の差ΔC1を第３図で言えば、ＸＳ状態のコレクタ電
位ＶC1（ＸＳ）と選択状態のコレクタ電位ＶC1（Ｓ）の
差ΔＶC1を小さくする方法である。このためにはコレク
タ電位ＶC1（ＸＳ）を下げ、コレクタ電位ＶC1（Ｓ）に
近づけるか、逆にコレクタ電位ＶC1（Ｓ）を上げ、コレ
クタ電位ＶC1（ＸＳ）に近づける事によってコレクタ電
位差ΔC1を小さくすることが可能である。
ＶC1（Ｓ）と、ＸＳ状態にあるセルのコレクタ電位ＶC1
（ＸＳ）との差（ΔＶC1）を小さくする方法である。こ
れは、第４図の時間Ｐ０及び第５図の時間Ｐ１以前のΔ
ＶC1を小さくする事により、状態移行後のコレクタ電位
の差ΔＶC1の低減化を狙ったものである。このコレクタ
電位の差ΔC1を第３図で言えば、ＸＳ状態のコレクタ電
位ＶC1（ＸＳ）と選択状態のコレクタ電位ＶC1（Ｓ）の
差ΔＶC1を小さくする方法である。このためにはコレク
タ電位ＶC1（ＸＳ）を下げ、コレクタ電位ＶC1（Ｓ）に
近づけるか、逆にコレクタ電位ＶC1（Ｓ）を上げ、コレ
クタ電位ＶC1（ＸＳ）に近づける事によってコレクタ電
位差ΔC1を小さくすることが可能である。
セルのエミッタＥ11のトランジスタの電流増幅率をＨ
FE-Rとし、エミッタＥ21のトランジスタのそれをＨFE-H
とし、ＸＳ状態にセルから流れる電流をＩXS、読み出し
電流をＩＲとすると、ＸＳ状態のセルのコレクタ電圧Ｖ
C1（ＸＳ）及び選択状態のコレクタ電位ＶＶC1（Ｓ）は
それぞれ次式で与えられる。
FE-Rとし、エミッタＥ21のトランジスタのそれをＨFE-H
とし、ＸＳ状態にセルから流れる電流をＩXS、読み出し
電流をＩＲとすると、ＸＳ状態のセルのコレクタ電圧Ｖ
C1（ＸＳ）及び選択状態のコレクタ電位ＶＶC1（Ｓ）は
それぞれ次式で与えられる。
ここにＫ１＝ＲL1・ＩＲ，Ｋ２＝ＲHL・ＩX2とする。
式４）から、コレクタ電位差ΔＶC1を小さくするために
は、ＨFE-Rを大きくし、ＨFE-Hを小さくすれば良い。
は、ＨFE-Rを大きくし、ＨFE-Hを小さくすれば良い。
この方法にて、セルの動作余裕度を示すフリップフロッ
プの動作電圧のＣSBD依存性を求めた結果を第６図に特
性曲線ＣＨ３として示す。この様にＨFEに差をつけるこ
とにより選択状態のセルのコレクタ電位ＶC1（Ｓ）と、
ＸＳ状態のセルのコレクタ電位ＶC1（ＸＳ）の差ΔＶC1
が小さくなるため、ＣSBDが大きい領域、すなわち特性
曲線ＣＨ１に示すワード線電位の立ち上り時の動作電圧
が充分大きく、かつα粒子等によるソフトエラー対策上
からも必要なＣSBDの大きい領域で、保持電流の偏流に
よる動作電圧の減少を防止できる。
プの動作電圧のＣSBD依存性を求めた結果を第６図に特
性曲線ＣＨ３として示す。この様にＨFEに差をつけるこ
とにより選択状態のセルのコレクタ電位ＶC1（Ｓ）と、
ＸＳ状態のセルのコレクタ電位ＶC1（ＸＳ）の差ΔＶC1
が小さくなるため、ＣSBDが大きい領域、すなわち特性
曲線ＣＨ１に示すワード線電位の立ち上り時の動作電圧
が充分大きく、かつα粒子等によるソフトエラー対策上
からも必要なＣSBDの大きい領域で、保持電流の偏流に
よる動作電圧の減少を防止できる。
以下、本発明の一実施例を第７図及び第８図により説明
する。
する。
第７図はセルの回路図であり、負荷ＲH1及びＲH2を抵抗
ＲＨで、負荷ＲL1及びＲL2をＳＢＤと抵抗ＲＬで構成し
た例を示す。トランジスタＱ11及びＱ21のコレクタＣ及
びベースＢは共通であり、エミッタ１１はディジット線
Ｂ１に、エミッタ２１は保持電流供給線Ａに接続されて
いる。
ＲＨで、負荷ＲL1及びＲL2をＳＢＤと抵抗ＲＬで構成し
た例を示す。トランジスタＱ11及びＱ21のコレクタＣ及
びベースＢは共通であり、エミッタ１１はディジット線
Ｂ１に、エミッタ２１は保持電流供給線Ａに接続されて
いる。
第８図のセル断面図を示す。Ｐ−半導体基板１上に、Ｎ
＋コレクタ領域４を形成し、エピタキシャル層５を形成
する。この領域にイオン打込み技術を用いて、Ｐ型ベー
ス領域６を形成、更にトランジスタ２１を形成する領域
のみ、更にイオン打込みし、Ｐ型ベース領域７を形成す
る。このベース領域６及び７内にＮ＋エミッタ領域８及
び９をイオン打込み乃至拡散によって形成する。エミッ
タは同一条件で形成されるため、２度イオン打込みされ
たＰ型領域７に形成されたトランジスタ２１のベース幅
はトランジスタ１１のベース幅より厚くなるため、ＨFE
は小さくなる。コレクタの外部への取り出しは、Ｎ＋コ
レクタ引き上げ領域１０を使用してなされる。更に抵抗
ＲＨは、Ｐ型抵抗領域を、抵抗ＲＬは、Ｎ＋コレクタ領
域４内に形成される。更にＳＢＤは、エピタキシャル領
域１１に形成される。素子間の分離は、Ｖ溝分離領域２
及び３によりなされる。
＋コレクタ領域４を形成し、エピタキシャル層５を形成
する。この領域にイオン打込み技術を用いて、Ｐ型ベー
ス領域６を形成、更にトランジスタ２１を形成する領域
のみ、更にイオン打込みし、Ｐ型ベース領域７を形成す
る。このベース領域６及び７内にＮ＋エミッタ領域８及
び９をイオン打込み乃至拡散によって形成する。エミッ
タは同一条件で形成されるため、２度イオン打込みされ
たＰ型領域７に形成されたトランジスタ２１のベース幅
はトランジスタ１１のベース幅より厚くなるため、ＨFE
は小さくなる。コレクタの外部への取り出しは、Ｎ＋コ
レクタ引き上げ領域１０を使用してなされる。更に抵抗
ＲＨは、Ｐ型抵抗領域を、抵抗ＲＬは、Ｎ＋コレクタ領
域４内に形成される。更にＳＢＤは、エピタキシャル領
域１１に形成される。素子間の分離は、Ｖ溝分離領域２
及び３によりなされる。
以上はトランジスタＱ21のＨFEをトランジスタＱ11のＨ
FEより小さくするために、トランジスタＱ21のベース領
域形成を２度のイオン打込みすることで形成する製法に
ついて述べた。ＨFEに差をつける製法としては、この他
に、トランジスタＱ11のＰ型ベース領域６とトランジス
タＱ21のＰ型ベース領域７とをまったく独立にイオン打
込み乃至拡散で異なる条件で形成する方法、更にトラン
ジスタＱ11のＮ＋エミッタ領域８とトランジスタＱ21の
Ｎ＋エミッタ領域９を独立にイオン打込み乃至拡散の異
なる条件で形成し、トランジスタＱ11とトランジスタＱ
21のＨFEに差をつけることが可能である。
FEより小さくするために、トランジスタＱ21のベース領
域形成を２度のイオン打込みすることで形成する製法に
ついて述べた。ＨFEに差をつける製法としては、この他
に、トランジスタＱ11のＰ型ベース領域６とトランジス
タＱ21のＰ型ベース領域７とをまったく独立にイオン打
込み乃至拡散で異なる条件で形成する方法、更にトラン
ジスタＱ11のＮ＋エミッタ領域８とトランジスタＱ21の
Ｎ＋エミッタ領域９を独立にイオン打込み乃至拡散の異
なる条件で形成し、トランジスタＱ11とトランジスタＱ
21のＨFEに差をつけることが可能である。
また前記２度イオン打込みする事でＨFEに差をつけてい
るが、Ｐ型領域６とＰ型領域７ではその導電率が異なる
ため、これをセル以外の周辺回路に用いる抵抗を形成す
るＰ型抵抗領域として使用できる。この様に異なる導電
率を有するＰ型領域を抵抗の形成に使用できるため、抵
抗形成に浮遊容量及び加工精度等に起因した寸法比（幅
と長さの比）を最も適切に選択することが可能となる。
るが、Ｐ型領域６とＰ型領域７ではその導電率が異なる
ため、これをセル以外の周辺回路に用いる抵抗を形成す
るＰ型抵抗領域として使用できる。この様に異なる導電
率を有するＰ型領域を抵抗の形成に使用できるため、抵
抗形成に浮遊容量及び加工精度等に起因した寸法比（幅
と長さの比）を最も適切に選択することが可能となる。
以上実施例の一例として、第７図に示す負荷を有するメ
モリセルについて説明したが、負荷ＲH1及びＲH2として
抵抗ＲＨを、負荷ＲL1及びＲL2として第９図に示す負荷
をもつセルについても本発明の効果は、期待できる。こ
の負荷は保持状態と選択状態とで負荷のインピーダンス
が切り換わることに特徴がある。なお、第９図に示した
ＣＣは、α線粒子等に因るソフトエラーの防止を目的と
する。
モリセルについて説明したが、負荷ＲH1及びＲH2として
抵抗ＲＨを、負荷ＲL1及びＲL2として第９図に示す負荷
をもつセルについても本発明の効果は、期待できる。こ
の負荷は保持状態と選択状態とで負荷のインピーダンス
が切り換わることに特徴がある。なお、第９図に示した
ＣＣは、α線粒子等に因るソフトエラーの防止を目的と
する。
第７図に於いてトランジスタＱ21のＨFEを小さくする事
により、選択状態から他の状態に移行する時のセルの動
作を安定化することができる事を示した。しかしＸＳ状
態にのみ着目してみれば、ＨFEが低い程そのコレクタ電
位ＶC1（ＸＳ）は低下する。このためＸＳ状態のコレク
タ電位ＶC0（ＸＳ）との差すなわち、フリップフロップ
の動作電圧は小さくなる。これを防止したのが第１０図
に示すセルである。この場合、ＳＢＤ及び抵抗ＲＬに直
列にＲL1を設け、ＸＳ状態でセルから流れる保持電流及
び放電電流でもＲL1で電位降下が起る様にしている。例
えばＲL1を１ＫΩとすれば、第３図のＸＳ状態でのコレ
クタ電位ＶC0は１００ｍＶ程度低下し、ＨFEを小さくし
たために起るコレクタ電位ＶC1の低下を補償することが
可能である。
により、選択状態から他の状態に移行する時のセルの動
作を安定化することができる事を示した。しかしＸＳ状
態にのみ着目してみれば、ＨFEが低い程そのコレクタ電
位ＶC1（ＸＳ）は低下する。このためＸＳ状態のコレク
タ電位ＶC0（ＸＳ）との差すなわち、フリップフロップ
の動作電圧は小さくなる。これを防止したのが第１０図
に示すセルである。この場合、ＳＢＤ及び抵抗ＲＬに直
列にＲL1を設け、ＸＳ状態でセルから流れる保持電流及
び放電電流でもＲL1で電位降下が起る様にしている。例
えばＲL1を１ＫΩとすれば、第３図のＸＳ状態でのコレ
クタ電位ＶC0は１００ｍＶ程度低下し、ＨFEを小さくし
たために起るコレクタ電位ＶC1の低下を補償することが
可能である。
このセルでＨFEに差をつけた状態でフリップフロップ動
作電圧のＣSBD依存性を第６図の特性曲線ＣＨ４に示
す。この様に、第１０図に示したセルを用いる事によ
り、ＣSBDが大きい領域に於いてＨFEに差をつける事に
よるセルの動作余裕度改善をより効果的にすることが可
能である。
作電圧のＣSBD依存性を第６図の特性曲線ＣＨ４に示
す。この様に、第１０図に示したセルを用いる事によ
り、ＣSBDが大きい領域に於いてＨFEに差をつける事に
よるセルの動作余裕度改善をより効果的にすることが可
能である。
以上述べた如く、本発明によれば、高速でかつ高集積化
に適したＲＡＭ用のセルの動作余裕度を拡大することが
できるので、動作の安定な高速・高集積ＲＡＭを低消費
電力で実現できる。
に適したＲＡＭ用のセルの動作余裕度を拡大することが
できるので、動作の安定な高速・高集積ＲＡＭを低消費
電力で実現できる。
第１図は、記憶セルの回路図、第２図は、セルアレー構
成図、第３図は、記憶セルの電流−電圧特性図、第４図
〜第５図は、状態移行時の記憶セルのコレクタ電位変化
を示す図、第６図は、フリップフロップ動作電圧のＳＢ
Ｄ容量依存性を示す図、第７図は、記憶セル回路図、第
８図は、本発明を具体的に説明するための断面図、第９
図は、記憶セルの負荷回路図、第１０図は、記憶セル回
路図である。 Ｅ11及びＥ21…セルトランジスタのエミッタ、Ｗ１…ワ
ード線、Ｂ１及びＢ２…ディジット線、６…高いＨFEを
形成する為のトランジスタのＰ型ベース領域、７…低い
ＨFEを形成する為のＰ型ベース領域、８及び９…Ｎ＋エ
ミッタ領域。
成図、第３図は、記憶セルの電流−電圧特性図、第４図
〜第５図は、状態移行時の記憶セルのコレクタ電位変化
を示す図、第６図は、フリップフロップ動作電圧のＳＢ
Ｄ容量依存性を示す図、第７図は、記憶セル回路図、第
８図は、本発明を具体的に説明するための断面図、第９
図は、記憶セルの負荷回路図、第１０図は、記憶セル回
路図である。 Ｅ11及びＥ21…セルトランジスタのエミッタ、Ｗ１…ワ
ード線、Ｂ１及びＢ２…ディジット線、６…高いＨFEを
形成する為のトランジスタのＰ型ベース領域、７…低い
ＨFEを形成する為のＰ型ベース領域、８及び９…Ｎ＋エ
ミッタ領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭55−156363（ＪＰ，Ａ)
Claims (4)
- 【請求項１】読み出し電流が流れる第１のエミッタと保
持電流が流れる第２のエミッタとを有するマルチエミッ
タトランジスタを交差結合したフリップフロップからな
るバイポーラ形記憶セルを具備し、 該記憶セルの選択状態時と保持状態時及びワード線のみ
が選択状態にある時とで、該トランジスタのコレクタに
接続された負荷インピーダンスの値が異なるごとくに形
成された記憶セルを具備する半導体記憶装置において、 該負荷インピーダンスは、第１の抵抗素子と、該第１の
抵抗素子と直列に接続されたショットキーバリアダイオ
ードと、該第１の抵抗素子とショットキバリアダイオー
ドとに並列に接続され、該第１の抵抗素子よりも抵抗値
が大きい第２の抵抗素子とによって構成され、 該第１のエミッタを有するトランジスタの第１の電流増
幅率より、該第２のエミッタを有するトランジスタの第
２の電流増幅率を小さくしたことを特徴とする半導体記
憶装置。 - 【請求項２】上記負荷インピーダンスは、更に並列に接
続された容量を有することを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。 - 【請求項３】上記マルチエミッタトランジスタのベース
領域の、上記第１のエミッタを有する上記ベース領域の
部分の厚さが、上記第２のエミッタを有する上記ベース
領域の部分の厚さよりも薄く形成されてなることを特徴
とする特許請求の範囲第１項又は第２項記載の半導体装
置。 - 【請求項４】上記マルチエミッタトランジスタのベース
領域の、 上記第１のエミッタを有する上記ベース領域の部分と同
時に形成される第１のＰ型領域と、 上記第２のエミッタを有する上記ベース領域の部分と同
時に形成される第２のＰ型領域とによって、 記憶セル以外の回路で使用する、導電率の異なるＰ型抵
抗領域が形成されてなることを特徴とする特許請求の範
囲第１項乃至第３項の何れかに記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204832A JPH061819B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204832A JPH061819B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6098661A JPS6098661A (ja) | 1985-06-01 |
| JPH061819B2 true JPH061819B2 (ja) | 1994-01-05 |
Family
ID=16497119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204832A Expired - Lifetime JPH061819B2 (ja) | 1983-11-02 | 1983-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061819B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62184694A (ja) * | 1986-02-07 | 1987-08-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156363A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
-
1983
- 1983-11-02 JP JP58204832A patent/JPH061819B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6098661A (ja) | 1985-06-01 |
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