JPH0529993B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は一般にメモリ・セル・アレイ及び具体
的にはデータの書込みに飽和状態にある導通トラ
ンジスタを使用するメモリ・セル・アレイに関す
る。

Ｂ 従来技術 各世代ごとにメモリの寸法が減少するにつれ、
たとえばアルフア粒子もしくは宇宙線によつて生
ずるソフト・エラーが大きな問題になつた。高度
のソフト・エラー防止の１つの方法はメモリ・セ
ルをトランジスタの飽和状態で動作させるもので
ある。というのは、ソフト・エラーは、アルフア
粒子の入射によつて発生した電子・正孔対がメモ
リ・セルの記憶用キヤパシタンス中に捕えられ、
このときに記憶用キヤパシタにおいて電子が空で
あると、アルフア粒子の入射によつて生じた電子
によつて記憶ビツトが０から１に反転するために
起こるものであるが、メモリ・セルのトランジス
タを飽和状態で動作しておけば、ベース電流が過
剰であるため、アルフア粒子の入射によつて電子
及び正孔が発生しても、それによる電荷の流れを
過剰なベース電流が打ち消して、記憶ビツトの反
転には至らないからである。しかしながら、デー
タをこのようなメモリ・セルに書込むためには、
メモリ・セル・トランジスタの飽和キヤパシタン
スを先ず放電しなくてはならない。従来技術で
は、このような容量性のトランジスタの飽和の放
電は電力の増大もしくは遅延によつて達成されて
いた。代表的な場合、新らしいデータ信号自体が
この飽和を克服するのに使用されている。この放
電が必要なことから、使用されるワード線の電圧
に下限が与えられ、セルの書込み時間が増大し
た。

ワード線電圧の制限は過（深い）飽和状態で動
作しているシヨツトキ結合メモリ・セルについて
は特に切実である。この点に関して、選択されて
いないメモリ・セルのための結合されたシヨツト
キ・ダイオードが導通していないことを保証する
ために、このセルに使用される下のワード線は予
定の電圧レベルにセツトされなければならない。
しかしながら、過飽和動作の場合、全セル電流の
うち大部分は飽和導通トランジスタのベースに接
続されている負荷抵抗器を流れる。従つて、セル
による電圧降下（負荷抵抗器による降下と導通ト
ランジスタのVbeの和）は比較的高くなる。従つ
てセルのための上のワード線は同程度のレベルに
セツトされなければならない。従つて選択されな
い時にメモリ・セルを流れる待機電流（負荷抵抗
器を流れる電流）は60μAの程度である。所与の
上のワード線上の全待機電流はこのメモリ・セル
の待機電流にこのワード線上のセル数を掛けた値
になる。ワード線待機電流を流し、且ワード線の
電圧レベルを保持するためには、上のワード線に
接続された電力線は小さな値の内部抵抗しか使え
ない。しかしながら、このような小さな値の抵抗
値は回路の書込み時間に直接影響を与え、アレイ
のため消費電力を著しく増大する。この結果、隣
接回路に課せられた電流シンク条件はセル−セル
電圧の変動を生じ、これに伴なつてセルの書込み
時間の変動を生じた。

Ｃ 発明が解決しようとする問題点 本発明の目的は飽和メモリ・セル構造体におけ
る上述の書込み時間及び電力消費の変動をなくす
ることにある。

Ｄ 問題点を解決するための手段 簡単に説明すると本発明は所望のワード線に接
続された複数のメモリ・セルの各々の中の非クラ
ンプ導通トランジスタが夫々のセルにデータを記
憶する時に飽和に駆動される型のトランジスタ・
メモリ・セル・アレイについて説明される。この
セル・アレイ中の改良はセルへ新らしいデータを
書込む前にその中の導通トランジスタの飽和を放
電する各メモリ・セル中の放電装置を有し、該放
電装置は低インピーダンスの順電流方向及び高イ
ンピーダンスの逆電流方向を有し、順電流方向で
は導通トランジスタを放電する能動装置を含む。

本発明の１実施例では、放電装置は能動装置を
通して所定のワード線に向けて順電流方向に導通
トランジスタの飽和キヤパシタンスを放電する装
置より成る。放電装置はさらに所定のワード線に
電位を印加して新らしいデータを各セルに書込む
前に能動装置を通して順電流方向に電流を流し、
他の時間には能動装置を通して順電流方向に電流
を流さない装置を含む。

１つの実施例では、この能動装置は所与のワー
ド線と導通トランジスタの電流コレクテイング端
子間に接続されたダイオードである。

本発明のさらに他の実施例では、メモリ・セ
ル・アレイは所定のワード線とは別個の放電線を
有し、複数のメモリ・セルのための導通トランジ
スタの飽和キヤパシタンスを放電し、複数のメモ
リ・セルに関連する能動装置が、関連するトラン
ジスタを順電流方向に放電線に向つて放電する。
この実施例では、新らしいデータを各セルに書込
む前に能動装置を順電流方向に導通させ、他の時
間には能動装置を順電流方向に導通させないよう
にするために放電線に電圧を印加する装置を含
む。１つの実施例では、放電装置は飽和状態に駆
動された各トランジスタの電流コレクタ端子と、
放電線との間に電流経路を含み、電流経路はその
中に順方向バイアス電流方向が放電線に向うよう
に接続されたダイオードを含む。この電流経路は
その中に抵抗を与える抵抗装置を含むことができ
る。

本発明の他の実施例では、飽和トランジスタの
各々の負荷は飽和トランジスタの各々の電流コレ
クテング端子と、所与のワード線との間の抵抗性
の第２の電流経路によつて与えられる。他の実施
例では、負荷はエミツタがワード線に接続され、
そのコレクタが夫々の飽和トランジスタのベース
に接続され、ベースが夫々の飽和トランジスタの
コレクタに接続されたPNPトランジスタによつ
て与えられる。

本発明のさらに他の実施例では、順バイアス方
向にキヤパシタンスを放電するために使用される
ダイオードはもれ逆バイアス特性を有し、非放電
期間中はこのダイオードが抵抗値の高い負荷抵抗
器として動作するように設計される。代表的な場
合、このような抵抗器は90Kオーム程度の値を有
する。このような、飽和トランジスタの負荷とし
て働くもれ逆バイアス・ダイオードにより、並列
電流経路負荷が除去できる。小さな抵抗器が電流
経路中のこのようなもれ逆バイアス・ダイオード
と直列に都合よく接続でき、ワード線のクランピ
ングを防止できる。

好ましい実施例では、各メモリ・セルは２つの
飽和トランジスタより成り、その電流エミツテン
グ端子が第２のワード線に結合され、各飽和トラ
ンジスタの制御端子が他の飽和トランジスタの電
流コレクテイング端子に結合され、トランジスタ
の一方が飽和状態で導通していてデータを記憶し
ている。

Ｅ 実施例 本発明は飽和状態に駆動する時にデータを記憶
する導通トランジスタを使用したメモリ・セル・
アレイの書込み時間を著しく減少する問題に向け
られる。本発明は説明上はバイポーラNPNトラ
ンジスタを使用した構成で説明されるが、PNP
トランジスタ及び電界効果トランジスタを含む任
意の他のスイツチング装置で置換できることは技
術分野の専門家にとつて明らかであろう。さらに
本発明は交差結合トランジスタを利用したメモ
リ・セルの飽和によつて説明されるが、本発明は
このような特定の型の飽和トランジスタ結合に制
限されるものではなく、トランジスタの飽和キヤ
パシタンスが放電される任意の構造について応用
できる。

用語に一般性を与えるために、トランジスタに
関して用語「制御端子」を使用するが、これはト
ランジスタのスイツチングに使用する端子（バイ
ポーラ・トランジスタのベース及び電界効果トラ
ンジスタのゲート）を指すものとする。同じよう
に用語「電流コレクテイング端子」はバイポー
ラ・トランジスタのコレクタ及び電界効果トラン
ジスタのドレインを指す。同じく用語「電流エミ
ツテイング端子」はバイポーラ・トランジスタの
エミツタ及び電界効果トランジスタのソースを指
すものとする。

第１図を参照するに、例示的な交差結合メモ
リ・セルが上のワード線１０と下のワード線１２
間に接続されている。この交差結合メモリ・セル
はエミツタが下のワード線１２に接続され、コレ
クタがノード１６に接続されたトランジスタ１４
を有する。セルはさらにエミツタが下のワード線
１２に、そのコレクタがノード２０に接続された
トランジスタ１８を含む。トランジスタ１４及び
１８はトランジスタ１４のベース端子をノード２
０で示した、トランジスタ１８のコレクタ端子に
接続し、トランジスタ１８のベース端子をノード
１６で示した、トランジスタ１４のコレクタ端子
に接続することによつて交差結合されている。こ
れ等の交差結合トランジスタ１４及び１８はクラ
ンプされてない。即ちダイオードがトランジスタ
のコレクタ及びベース端子に接続されて、その間
の電圧をクランプしていない。従つて、トランジ
スタは導通時に容易に飽和状態に駆動される。

第１図に示した回路はさらに上のワード線１０
と夫々の飽和トランジスタ１４及び１８のコレク
タ間に接続されたある型の負荷抵抗器を含む。図
面中、飽和トランジスタ１４のこの負荷抵抗器は
ワード線１０と飽和トランジスタ１４のコレクタ
間に接続された抵抗器２９によつて示されてい
る。同じく、飽和トランジスタ１８の負荷抵抗器
はワード線１０とトランジスタ１８のコレクタ間
に接続された抵抗器３１によつて示されている。
抵抗器２９及び３１は代表的な場合大きく、メモ
リ・セルのための必要なIR電圧降下が得られ、
トランジスタが飽和できるようになつている。メ
モリ・セル電流はメモリの各相継ぐ世代とともに
減少するので、負荷抵抗器２９及び３１をこれに
伴つて大きくして、このIR電圧降下を保持する
必要がある。従つてこれ等の負荷抵抗器２９及び
３１を流れる飽和キヤパシタンスの放電電流は極
めて非効率的になる。

代表的な場合、第１図に示した交差結合メモ
リ・セルはビツト線の組に接続され、図では左ビ
ツト線２２が分離ダイオード２４を介してノード
１６に接続され、同じく右ビツト線２６が分離ダ
イオード２８を介してノード２０に接続されてい
る。この構成では、アレイ中の個々のメモリ・セ
ルを他のメモリ・セルから分離するのに使用され
る分離ダイオードはシヨツトキ障壁ダイオードに
よつて都合よく具体化される。このダイオードの
陽極は関連ビツト線に接続され、陰極は関連する
飽和トランジスタのコレクタに接続されている。

本発明は新らしいデータを個々のメモリ・セル
に書込む前に、トランジスタ１４もしくは１８の
うち導通している方の飽和キヤパシタンスを放電
するための装置を含む。第１図の実施例では、こ
の放電装置は夫々トランジスタ１４及び１８のコ
レクタから上のワード線１０に向う電流経路を形
成する装置３０及び３２を含む。装置３０は関連
する導通トランジスタ１４を、順電流方向に放電
する、低インピーダンス順電流方向及び高インピ
ーダンス逆電流方向を有する能動装置３６を含
む。同じように、装置３２はワード線１０の方に
順方向に、関連する導通トランジスタ１８を放電
するための低インピーダンス順電流方向及び高イ
ンピーダンス逆電流方向を有する能動装置３８を
含む。たとえば、これ等の能動装置３６及び３８
はダイオードによつて実現される。これ等のダイ
オードの陽極はその関連するトランジスタのコレ
クタに、その陰極はワード線１０に接続されてい
る。これ等のダイオード３６及び３８はシヨツト
キ障壁ダイオードによつて都合よく実現できる。

新らしいデータを各メモリ・セルに書込む前に
上のワード線１０に電位を印加してこれ等の能動
装置３６及び３８を順電流方向に導通せしめ、他
の時間には能動装置３６及び３８を順電流方向に
導通させない装置が与えられる。このワード線１
０に電位を印加する動作は多数の標準のクロツキ
ング・シーケンスのうち任意のものによつて達成
できる。

従つて、待機動作もしくは読取りアクセス動作
中は、能動装置３６及び３８を通つて電流は順電
流方向に流れない。しかしながら、データの書込
の前の生ずる放電動作中は、上のワード線１０上
の電位が低レベルに降下して、能動装置３６及び
３８は順電流方向にバイアスされる。従つて、能
動装置３６及び３８はオンに転じ夫々のトランジ
スタ１４及び１８のコレクタから電流を流して、
これ等のトランジスタのうち導通している方の飽
和キヤパシタンスを放電する。これ等の飽和の放
電又一部は並列な負荷抵抗器２９及び３１を通し
ても行われることに注意されたい。上のワード線
１０の電位はビツト線２２もしくは２６の電圧を
上昇する前に先ず降下して、これ等のビツト線の
１つによる上のワード線１０の電圧クランピング
を避けることが好ましいことに注意されたい。こ
のクランピングはたとえばビツト線２２からダイ
オード２４及びダイオード３６を介してワード線
１０に至る一定の電圧降下によつて生ずる。タイ
ミングの要件、即ちビツト線によるワード線のク
ランピングを避けるために、任意のビツト線の電
圧を上昇する前に上のワード線１０の電圧を降下
させるという条件は能動装置３６及び３８と直列
に追加の抵抗を接続することによつて緩和でき
る。これ等の抵抗器は夫々のビツト線の分離ダイ
オードの陰極から夫々の能動装置の上のワード線
１０に至る直列回路中の任意の個所に接続でき
る。たとえば抵抗器はダイオード２４の陰極から
能動装置３６を通してワード線１０に至る電流経
路中に挿入できる。同じように、抵抗器はダイオ
ード２８の陰極からダイオード３８を介してワー
ド線１０に至る電流経路中に挿入できる。これ等
の追加の抵抗器の値は小さく、ビツト線の１つの
電圧が上昇された後に上のワード線１０の電圧を
保持するのに十分な電圧の降下を与えるように働
く。これ等の追加の抵抗器は第２図に抵抗器４０
及び４２によつて示されている。抵抗器４０はダ
イオード４０の陽極とダイオード２８の陰極間に
直列に接続されている。抵抗器４２はダイオード
３８の陽極とダイオード２８の陰極間に直列に接
続されている。抵抗器４０及び４２の抵抗値は正
確である必要はない。しかしながら、これ等の抵
抗器の抵抗値は負荷抵抗器２９及び３１の値より
もかなり小さい。これ等の抵抗値４０及び４２は
単にこの放電経路に接続されている飽和トランジ
スタのベースを延長すること、即ちトランジスタ
１８のためのベースを拡張して抵抗器４０を形成
し、及びトランジスタ１４のためのベースを拡張
し、抵抗器４２を形成することによつて実現され
る多結晶抵抗器によつて具体化できる。同じワー
ド線１０に接続されたメモリ・セルのすべての抵
抗器４０及び４２は従つて同じベースのサブ拡散
ベツドに集積できる。もしＰ型シヨツトキ障壁ダ
イオードがダイオード３６及び３８に使用される
場合には、メモリ・セルの寸法はＰ型ダイオード
並びに抵抗器４０及び４２を飽和トランジスタ１
４及び１８のための多結晶ベース拡散部に集積す
ることによつてさらに最適化できる。代替実施例
では、抵抗器４０及び４２をダイオード３６及び
３８と集積すること、即ちシヨツトキ障壁ダイオ
ードの抵抗を放電抵抗器４０及び４２として使用
することが望ましい。

上のワード線１０がビツト線によつてクランプ
されるのを防止するのに追加される追加の抵抗器
は又第３図に示したように接続した単一の抵抗器
４４によつて具体化できる。この追加の抵抗器４
４は従つて上のワード線１０とノード４６間に接
続できる。この抵抗器４４は各ダイオード３６及
び３８の陰極と上のワード線１０間のエピタキシ
ヤル層に形成される抵抗器によつて都合よく具体
化できる。従つて、ダイオード３６及び３８の陰
極と上のワード線１０間の貫通孔が省略できる。

ソフト誤りの防止をさらに改良するために、飽
和トランジスタ１４及び１８は回路中で反転でき
ることに注意されたい。

第４図は本発明のさらに他の実施例を示す。こ
の点に関して、飽和メモリ・セルの場合は、セル
電流は十分高く、妥当なプル・アツプ抵抗で飽和
を維持する必要がある（たとえばセル電流は24K
オームのプル・アツプ抵抗で60マイクロ・アンペ
アよりも代表的な場合大きくなければならない）。
さらに、代表的な飽和メモリ・セルの寸法は一般
に大きく（12002ミクロン以上）、より高密度の応
用には拡張できない。上述のセル電流の要件とメ
モリ・セルの寸法を減少するために、第１図に示
した負荷抵抗器２９及び３１に代つてトランジス
タ負荷が使用できる。好ましい実施例では、トラ
ンジスタ負荷はPNPトランジスタ５０及び５２
によつて具体化される。具体的には、PNPトラ
ンジスタ５０のエミツタは上のワード線１０に接
続され、コレクタは飽和トランジスタ１４のベー
スに接続され、そのベースは飽和トランジスタ１
４のコレクタ・ノード１６に接続されている。同
じように、PNPトランジスタ５２のエミツタは
上のワード線１０に接続され、そのコレクタは飽
和トランジスタ１８のベースに接続され、ベース
は飽和トランジスタ１８のコレクタ・ノード２０
に接続されている。

これ等のPNPトランジスタは効果的に、小さ
なトランジスタの面積内に１メグ・オーム程度の
負荷抵抗を与える。従つて大面積に拡散すること
によつて形成される負荷抵抗器の必要がなくなる
（もし負荷抵抗がセルのための必要なIR電圧降下
を得るのに十分大きくなければ、セルの電流を増
大しなくてはならないことに注意されたい。この
ことは許容できないオプシヨンである）。又この
PNPトランジスタは下限のの最小電流及び良好
な動作の安定性を与える。従つて、これ等の
PNP負荷トランジスタは放電能動装置３６及び
及び３８と組合さつて、セルの寸法書込みパホー
マンス、ソフト・エラー率及び消費電力の最適な
トレードオフを与える。

本発明のさらに他の実施例では、能動装置３６
及び３８は第６図に示した型のもれ逆バイアス特
性を有するように特別に設計されている。第６図
は標準的な順バイアス・ダイオード特性６０及び
もれ逆バイアス特性６２を有するＩ−Ｖ曲線を示
す。この能動装置の逆バイアス条件の下で電圧−
電流の振舞いは高い抵抗値を有する抵抗器と同等
であることが明らかであろう。この型のもれ逆バ
イアス特性を有する能動装置は特殊な設計のＰ型
もしくはＮ型のシヨツトキ障壁ダイオードによつ
て都合よく実現できる。たとえばＰ型シヨツト
キ・ダイオードのためのもれ逆バイアス特性はＮ
型基板中に、ダイオードを製造する際に通常使用
されるよりも高濃度のＰ型ドーパントを単にイン
プラントすることによつて得られる。代表的な場
合、このドーパントの高濃度は適切なもれを与え
る10¹⁶乃至10¹⁷原子／c.c.の程度である（ドーピン
グが増加すると抵抗が減少することに注意された
い）。所与のシヨツトキ障壁ダイオードのための
実際の抵抗値は実験的に決定される。このような
シヨツトキ障壁ダイオードの逆バイアス・モード
における代表的な抵抗値は90Kオームもしくはそ
れ以上である。

上述のもれ逆バイアス特性を有する能動装置３
６及び３８は第１図に示した並列に接続した高い
抵抗値の抵抗値２９及び３１の代りに使用できる
ことは明らかであろう。

第５図は１組の放電ダイオード７０及び７２が
もれ逆バイアス特性を有し、逆バイアス条件にお
いて高抵抗値の負荷抵抗値として働く実施例を示
す。第５図は負荷抵抗器２９及び３１が除かれて
いることを除き第２図と略同じである。

第５図の動作を説明すると、待機モード中及び
読取りアクセス・モード中は上のワード線１０は
下のワード線１２に関して高電圧に保持されてい
る。従つてダイオード７０及び７２は逆バイアス
され、第６図に示したＩ−Ｖ特性６２に従う高い
値の負荷抵抗器として働く。放電及び書込みモー
ド中は、上ワード線１０の電圧が降下され、トラ
ンジスタ１４もしくは１６のうち導通して飽和状
態にある方の飽和キヤパシタンスの放電が行われ
る。従つて、このモードでダイオード７０及び７
２は順方向にバイアスされ、飽和キヤパシタンス
を積極的に放電して、高速度の書込み動作が容易
になる。従つて、第５図の能動装置７０及び７２
は２重の機能を有することは明らかであろう。逆
バイアス中はこれ等のダイオードは高い抵抗値の
負荷抵抗器として働き、順バイアス中は、これ等
のダイオードはメモリ・セルの飽和キヤパシタン
スを放電するように動作する。

大面積の抵抗拡散部に代つて小面積のこのよう
なもれ逆バイアス・ダイオードを使用することに
よつて、メモリ・セルに著しいスペースの節約が
与えられる。

第５図に示した構造では、もれ逆バイアス・ダ
イオード７０及び７２はＰ型シヨツトキ障壁ダイ
オードから形成されている。これに対して、分離
ダイオード２４及び２８はＮ型エピタキシヤル層
上のＮ型シヨツトキ障壁ダイオードから形成され
ている。

第７図はビツト線２２及び２６を駆動するた
め、並びに上のワード線１０と下のワード線１２
を駆動するのに使用される実際の回路構成中での
本発明の第６の実施例を示す。第７図の実施例で
は第３図に示した型の飽和メモリ・セルが上のワ
ード線１０と下のワード線１２間に位置付けられ
ている。しかしながら、ダイオード３６及び３８
の陰極間に接続された抵抗器８０は上のワード線
１０でなく、別個の放電線８２に接続されてい
る。

第７図の実施例全体はデータ信号をデータ入力
回路８６に印加する標準のデータ入力線８４を含
む。データ入力回路８６は真数の出力を線８８上
に、補数出力を線９０上に与える。真数及び補数
線８８及び９０は回路９２に接続されていて、
夫々ビツト線２２及び２６を駆動する。

回路９２の内部は種々の異なる構造をなすこと
ができる。第７図で線９０はトランジスタ９４の
ベース入力に接続されている。トランジスタ９４
エミツタはビツト線トランジスタ９６の導通もし
くは非導通をスイツチするように接続されてい
る。従つて線９０上の電圧の値は電流がビツト線
２２を流れるかどうかを制御する。同じように、
線８８はトランジスタ９８のベースに接続されて
いる。トランジスタ９８のエミツタはビツト線ト
ランジスタ１００の導通もしくは非導通をスイツ
チするように接続されている。従つて、線８８の
電圧の値が、電流がビツト線２６を流れるかどう
かを制御する。第７図はさらに読取り増幅器１０
２を含み、これへの入力線１０４はビツト線（感
知）トランジスタ９６を介してビツト線２２に接
続されている。入力線１０６はビツト線トランジ
スタ１００を介してビツト線２６に接続されてい
る。読取り増幅器１０２は線１０８上にデータ出
力ドライバに向う出力信号を与える。

第７図はさらにマルチ・エミツタ・トランジス
タ１１０並びに関連抵抗器１１２及び１１４によ
つて表わされたワード・デコーダを含む。ワー
ド・デコーダのマルチ・エミツタ・トランジスタ
１１０のコレクタは選択電流制御トランジスタ１
１６のベースに接続されている。選択電流トラン
ジスタ１１６のコレクタは下のワード線１２に接
続され、そのエミツタは定電流源１１８の一端に
接続されている。定電流源１１８の他端は電力源
（VEE）線１３４に接続されている。

別個の放電線８２上の電圧は抵抗器１２０、制
御トランジスタ１２２、書込み制御トランジスタ
１２６及び定電流源１２６より成る放電制御回路
によつて制御される。第７図に示した構造では、
抵抗器１２０は電力源（VCC）線１２８とノー
ド１３０間に接続されている。放電線８２とトラ
ンジスタ１２２のコレクタも又ノード１３０に接
続されている。トランジスタ１２２のベースはマ
ルチ・エミツタ・トランジスタ１１０のコレクタ
に接続されている。トランジスタ１２２のエミツ
タはノード１３２に接続されている。定電流源１
２６はノード１３２と電力源線１３４間に接続さ
れている。書込み制御トランジスタ１２４はコレ
クタが電力源線１２８に接続され、エミツタがノ
ード１３２に接続される。書込み制御線１３６が
書込み制御トランジスタ１２４のベースに接続さ
れている。

第７図の回路と対比すると、第３図の回路は飽
和キヤパシタンスの放電電流が上のワード線１０
に流れるように抵抗器４４が接続されている。上
述のように、非選択メモリ・セルのダイオード２
４及び２８が最悪の条件下で導通しないことを保
証するために、下のワード線１２のレベルは所与
の電圧に設定されている。しかしながらメモリ・
セル中のトランジスタ１４及び１８は過飽和で動
作していて、アルフア粒子による高い雑音を防止
しているので、全セル電流の大部分はトランジス
タ１４もしくは１８のうち導通している方のベー
スに接続されている負荷抵抗器（２９もしくは３
１）を介して流れる。従つてメモリ・セルにかか
る電圧は比垣的高く、選択されない時にメモリ・
セルを流れる待機電流は比較的高く60μAの程度
である。所定の上のワード線上の全待機電流はメ
モリ・セルの待機電流にこのワード線に接続され
ているメモリ・セルの数を掛けた値になる。ワー
ド線の電圧レベルを保持しつつ、このようなワー
ド線の待機電流を流すためには、電力源線１２８
から上のワード線１２８への接続はその中に小さ
な抵孔値の抵抗器を含まなければならない。しか
しながら、このような小さな値の抵抗器は放電サ
イクル中に大きな問題となる。この点について、
メモリ・セル中の導通トランジスタ（１４もしく
は１８）のベース・コレクタ接合から急速に電荷
を除去するためには、第３図の構造体中の上のワ
ード線１０上の電圧は下のワード線１２上の電圧
より下に降下しなければならない。しかしなが
ら、上のワード線１０上のこの低電圧は電力源線
１２８とワード線１０間に十分な電圧降下を与
え、電力源線１２８からワード線１０に大電流を
流す。従つて、上のワード線のための定電流源は
電力源線１２８から電流の大部分を引受け、ダイ
オード３６及び３８並びに抵抗器４４を通る電流
を引受けない。たとえば、１つのメモリ・セル当
り略0.5mAの放電電流では、（ワード線当り68個
のセルを仮定すると）必要な総電流量は34mAに
なり、そのうち20mAは小さな抵抗器を通つて電
力源線１２８から流れる。従つてこの電力源から
の電流（むだな電力）は放電ダイオード３６及び
３８からの放電電流よりも大きくなる。

従つて、上のワード線１０を流れる高電流は遅
延に敏感なデコーダの出力の負荷を増大し、上の
ワード線１０に沿つて著しい線間電圧降下を生ず
る。これによつて種々のメモリ・セルにかかる電
圧が変る。このメモリ・セルにかかる電圧降下の
変動はメモリ・セルの書込み時間の変動を生じ、
ワード線中のIR降下が消費電力を増す。この書
込み時間の変動及び消費電力の問題はすべてのメ
モリ・サブアレイが同時に書込まれる時は切実と
なる。具体的には、書込みモード中に、飽和した
セル・トランジスタ（１４もしくは１８）は上の
ワード線１０の電圧を引下げることによつてはも
はや放電されなくなる。従つて別個の放電線８２
がもつぱらワード線１０に接続されているすべて
のセルを放電する。すべてのセルは抵抗器８０を
介して放電線８２に接続されているので、これ等
のセル間には、放電線８２上の電荷降下にかかわ
らず極めて均一な電流分布が維持される。従つ
て、放電線８２のための線幅は非常に小さくする
ことができる。

電力源線１２８を放電線８２に接続する抵抗器
１２０はプル・アツプ抵抗器として働き、読取り
及び待機モード中に放電線８２に予定の上昇レベ
ルを与える。抵抗器１２０の値は（2Kオーム程
度の）高い値に選択され、セルからは書込み電流
をほとんど偏流しない。さらに上のワード線１０
に沿う電圧降下はほとんど問題でなくなる。それ
は電力源線１２８をワード線１０に接続する抵抗
器の値が著しく減少でき、もしくは除去すること
も可能であるからである。この抵抗器の除去もし
くは値の減少は負荷抵抗器の値２９及び３１の増
大を可能にし、個々のメモリ・セルにかかる電圧
降下を高くする。このメモリ・セルにかかる高い
電圧降下はさらに同一ワード線１０に接続された
すべてのセル間の電流分布を改良する。同じ理由
で、下のワード線１２に沿う高い電圧降下も調節
でき、これによつて下のワード線の線幅を減少す
ることができる。本発明の新らしいメモリ・セル
設計中の２本のワード線１０及び１２並びに放電
線８２は、線の幅が減少できるので、前に２本の
ワード線が存在した同じスペース中に容易に配置
できる。第７図の実施例では、上のワード線１０
は直接電力源線１２８に接続されている。上のワ
ード線１０が電力源Ｖc.c.に接続されているので、
下のワード線の待機電圧を上昇させることが可能
になる。それは上のワード線１０の電圧値が、電
力源線１２８と上のワード線１０間に接続された
従来存在した抵抗器による電圧降下が除去される
ので上昇するからである。下のワード線１２の最
小電圧の増大はセルの機能を改良する。それは選
択されないセルの外側のシヨツトキ・ダイオード
２４及び２８が正方向の大地電圧のシフト及び低
い（欠陥による）順方向シヨツトキ接合電圧によ
つてオンに転ぜられないからであるる。

上述のように、第７図に示された回路は、メモ
リ・セルの書込み時間、書込み時間の公差、さら
に消費電力を改良する。具体的には、上のワード
線１０の電圧がシフト・アツプでき、同時に同じ
動作点電流を保持できる。

Ｆ 発明の効果 本発明に従えば、書込み時間及び消費電力の変
動のない飽和メモリ・セル構造体が与えられる。

【図面の簡単な説明】

第１図は本発明の１つの実施例の概略的回路で
ある。第２図は本発明の第２の実施例の概略的回
路図である。第３図は本発明の第３の実施例の概
略的回路図である。第４図は本発明の第４の実施
例の概略的回路図である。第５図は放電ダイオー
ドにもれ逆バイアス特性を使用した本発明の第５
の実施例の概略的回路図である。第６図はもれ逆
バイアス特性を有するダイオードのＩ−Ｖ特性の
グラフ表示図である。第７図は別個の放電線を使
用した本発明の第６の実施例の概略的回路図であ
る。 １０…上のワード線、１２…下のワード線、１
４，１８…トランジスタ、２２…左ビツト線、２
４…分離ダイオード、２６…右ビツト線、２８…
分離ダイオード、２９，３１…負荷抵抗器、３
０，３２…放電装置、３６，３８…能動装置、５
０，５２…トランジスタ負荷、７０，７２…放電
ダイオード、８２…放電線、８６…データ入力回
路、９６，１００…ビツト線トランジスタ、１０
２…読取り増幅器、１１８，１２６…定電流源、
１２４…書込み制御トランジスタ、１２８，１３
４…電力源線。

Claims (1)

1. 【特許請求の範囲】 １ 複数のメモリ・セルの各々が、所与のワード
   線に接続されたデータ記憶トランジスタを有し、
   該データ記憶トランジスタの各々が飽和へと駆動
   され、以て個々のキヤパシタンスをチヤージする
   ようにするタイプのトランジスタ・メモリ・セル
   において、 (a) 第１のワード線と、 (b) 第２のワード線とを有し、 (c) 上記各メモリ・セルは、２個の非クランプ・
   トランジスタをもち、該トランジスタのエミツ
   タ端子は上記第２のワード線に接続され、該２
   個のトランジスタの制御端子は、一方のトラン
   ジスタの制御端子を他方のトランジスタのコレ
   クタ端子に互いに接続してなり、該２個のトラ
   ンジスタの一方がデータを記憶するように飽和
   状態で導通するものであり、さらに、 (d) カソードを上記第１のワード線に接続し、ア
   ノードを上記２つのトランジスタのコレクタ端
   子にそれぞれ接続してなる一対のダイオードで
   あつて、該各ダイオードは、新しいデータを書
   き込む前に上記個々のトランジスタのコレクタ
   端子に係るトランジスタ飽和キヤパシタンス
   を、その順方向の導通で放電させるように接続
   されている一対のダイオードと、 (e) 上記各セルに新しいデータを書き込む前には
   上記ダイオードに順方向に電流を導通させ、そ
   れ以外の時は上記ダイオードを非導通状態にす
   るように上記第１のワード線に電圧を印加する
   手段を有する、 メモリ・セル。