JPH061830B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH061830B2 JPH061830B2 JP59145592A JP14559284A JPH061830B2 JP H061830 B2 JPH061830 B2 JP H061830B2 JP 59145592 A JP59145592 A JP 59145592A JP 14559284 A JP14559284 A JP 14559284A JP H061830 B2 JPH061830 B2 JP H061830B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- polysilicon
- insulating film
- manufacturing
- forming material
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は半導体の装置の製造方法に関し、特にＭＯＳ
（メタルオキサイドセミコンダクタ）構造の半導体装置
の製造方法に関する。
（メタルオキサイドセミコンダクタ）構造の半導体装置
の製造方法に関する。
背景技術 従来のこの種の装置の製造方法の例を第１図に示す。先
ず、（Ａ）に示すように、半導体基板１上に絶縁膜であ
るシリコン酸化膜２を被着形成してしかる後にポリシリ
コン３をＣＶＤ法等により形成する。そして、（Ｂ）の
如く、不純物をイオン注入法によってポリシリコン３へ
導入し、（Ｃ）のように熱処理によってこの不純物を活
性化せしめてポリシリコン３を導電性電極とする。この
ポリシリコン３上にレジスト膜４を形成してこのレジス
トをマスクとして（Ｄ）に示す如くポリシリコン３の必
要部分のみを残して他をエッチングにより除去する。し
かる後に、（Ｅ）のようにレジストをすべて除去しＭＯ
Ｓ構造の半導体装置を得る。
ず、（Ａ）に示すように、半導体基板１上に絶縁膜であ
るシリコン酸化膜２を被着形成してしかる後にポリシリ
コン３をＣＶＤ法等により形成する。そして、（Ｂ）の
如く、不純物をイオン注入法によってポリシリコン３へ
導入し、（Ｃ）のように熱処理によってこの不純物を活
性化せしめてポリシリコン３を導電性電極とする。この
ポリシリコン３上にレジスト膜４を形成してこのレジス
トをマスクとして（Ｄ）に示す如くポリシリコン３の必
要部分のみを残して他をエッチングにより除去する。し
かる後に、（Ｅ）のようにレジストをすべて除去しＭＯ
Ｓ構造の半導体装置を得る。
（Ｄ）の工程であるポリシリコン３の選択エッチングに
おいては、陰極線結合方式ＲＩＥ（-eactive-on-tching
-が行われると、図示のように半導体基板１を固定した
陰極とＲＦ電源５とを結合するコンデンサ６に負電荷が
蓄積されるが、この負電荷とポリシリコン３に蓄積され
た正電荷とがエッチング終了時に絶縁膜２の両側に集中
するので、高電界が発生して絶縁膜２の絶縁破壊が生ず
る危険がある。かかる問題は上記のＲＩＥによるエッチ
ングのみならず、プラズマエッチング等のプラズマ中で
なすエッチングの場合にも生じる。
おいては、陰極線結合方式ＲＩＥ（-eactive-on-tching
-が行われると、図示のように半導体基板１を固定した
陰極とＲＦ電源５とを結合するコンデンサ６に負電荷が
蓄積されるが、この負電荷とポリシリコン３に蓄積され
た正電荷とがエッチング終了時に絶縁膜２の両側に集中
するので、高電界が発生して絶縁膜２の絶縁破壊が生ず
る危険がある。かかる問題は上記のＲＩＥによるエッチ
ングのみならず、プラズマエッチング等のプラズマ中で
なすエッチングの場合にも生じる。
発明の概要 本発明の目的は電極形成材料が未だ絶縁体である時にエ
ッチング処理をなすようにしてこの絶縁膜の絶縁破壊を
防止するようにした半導体装置の製造方法を提供するこ
とである。
ッチング処理をなすようにしてこの絶縁膜の絶縁破壊を
防止するようにした半導体装置の製造方法を提供するこ
とである。
本発明による半導体装置の製造方法は、半導体基板と、
この半導体基板上に形成された絶縁膜と、この絶縁膜上
に設けられた電極とを有し、この電極形成材料に不純物
を導入してその活性化を行って導電性をもたせるように
した半導体装置の製造方法であって、電極形成材料に不
純物を導入した後にこの電極形成材料を選択的にエッチ
ングし、しかる後に電極形成材料内の不純物の活性化を
なすようにしてなることを特徴とする。
この半導体基板上に形成された絶縁膜と、この絶縁膜上
に設けられた電極とを有し、この電極形成材料に不純物
を導入してその活性化を行って導電性をもたせるように
した半導体装置の製造方法であって、電極形成材料に不
純物を導入した後にこの電極形成材料を選択的にエッチ
ングし、しかる後に電極形成材料内の不純物の活性化を
なすようにしてなることを特徴とする。
実施例 以下、図面を用いて本発明の実施例を説明する。
第２図は本発明の実施例の製造工程順の各断面図であ
り、第１図と同等部分は同一符号により示す。図
（Ａ）、（Ｂ）の工程は第１図（Ａ）、（Ｂ）のそれと
夫々同じであり、ポリシリコン３へイオン注入法により
不純物が導入されるが、本発明では、この段階ではまだ
注入された不純物の活性化処理は行わない。よって、ポ
リシリコン３は絶縁性のままである。しかる後に、
（Ｃ）に示すようにレジスト膜４をマスクとして使用し
てＲＩＥによってポリシリコン３の選択的エッチングを
なす。５はエッチング用のＲＦ電源、６は結合コンデン
サである。そして（Ｄ）のように、レジスト４を除去し
てイオン注入された不純物を熱処理により活性化してポ
リシリコン３を導電性とするのである。
り、第１図と同等部分は同一符号により示す。図
（Ａ）、（Ｂ）の工程は第１図（Ａ）、（Ｂ）のそれと
夫々同じであり、ポリシリコン３へイオン注入法により
不純物が導入されるが、本発明では、この段階ではまだ
注入された不純物の活性化処理は行わない。よって、ポ
リシリコン３は絶縁性のままである。しかる後に、
（Ｃ）に示すようにレジスト膜４をマスクとして使用し
てＲＩＥによってポリシリコン３の選択的エッチングを
なす。５はエッチング用のＲＦ電源、６は結合コンデン
サである。そして（Ｄ）のように、レジスト４を除去し
てイオン注入された不純物を熱処理により活性化してポ
リシリコン３を導電性とするのである。
上記例では、半導体基板１としてシリコンの他にＧａＡ
ｓ、ＧａＰ等の化合物半導体を使用しても良く、絶縁膜
２としてシリコン酸化膜以外の例えばシリコン窒化膜等
の他の絶縁膜を使用してもよくその被着形成方法は問わ
ない。
ｓ、ＧａＰ等の化合物半導体を使用しても良く、絶縁膜
２としてシリコン酸化膜以外の例えばシリコン窒化膜等
の他の絶縁膜を使用してもよくその被着形成方法は問わ
ない。
また、本発明の適用例としては、ＭＯＳトランジスタに
限定されることなくＣＣＤ（チャージカップルドデバイ
ス）や他のＭＯＳ構造の半導体装置に応用可能である。
限定されることなくＣＣＤ（チャージカップルドデバイ
ス）や他のＭＯＳ構造の半導体装置に応用可能である。
効果 本発明によれば、電極形成材料を導電性とする以前の工
程でこの電極形成材料を選択エッチングするようにした
ので、ポリシリコンに電荷が蓄積されることがなくなり
よって、、絶縁膜の絶縁破壊の危険性を排除することが
可能となり、半導体装置の製造歩留りが向上する。
程でこの電極形成材料を選択エッチングするようにした
ので、ポリシリコンに電荷が蓄積されることがなくなり
よって、、絶縁膜の絶縁破壊の危険性を排除することが
可能となり、半導体装置の製造歩留りが向上する。
第１図は従来の半導体装置の製造方法の例を示す工程順
の各断面図、第２図は本発明の実施例の工程順の各断面
図である。 主要部分の符号の説明 １……半導体基板 ２……絶縁膜 ３……ポリシリコン
の各断面図、第２図は本発明の実施例の工程順の各断面
図である。 主要部分の符号の説明 １……半導体基板 ２……絶縁膜 ３……ポリシリコン
Claims (1)
- 【請求項１】半導体基板と、この半導体基板上に形成さ
れた絶縁膜と、この絶縁膜上に設けられた電極とを有す
る半導体装置の製造方法であって、絶縁膜上に絶縁性電
極形成材料膜を形成し、前記電極形成材料膜に不純物を
導入した後にこの電極形成材料膜を選択的にエッチング
し、しかる後に前記電極形成材料膜内の不純物の活性化
をなし電極を形成する工程を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145592A JPH061830B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145592A JPH061830B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124281A JPS6124281A (ja) | 1986-02-01 |
| JPH061830B2 true JPH061830B2 (ja) | 1994-01-05 |
Family
ID=15388644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59145592A Expired - Fee Related JPH061830B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061830B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158036A (ja) * | 1987-09-04 | 1989-06-21 | Shell Internatl Res Maatschappij Bv | 重合体に基づく容器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165680A (en) * | 1979-06-12 | 1980-12-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of metal gate field effect device |
-
1984
- 1984-07-13 JP JP59145592A patent/JPH061830B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6124281A (ja) | 1986-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |