JPH0618323B2 - Semiconductor collecting circuit - Google Patents
Semiconductor collecting circuitInfo
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路に係わり、特にその入力回路部
の改良に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a semiconductor integrated circuit, and more particularly to improvement of an input circuit portion thereof.
従来半導体集積回路においては、その入力端子数を低減
するために、一つの入力端子を二つの目的に使用するよ
うなものが知られている。そのため第１図に示すような
互に異なる検出電位レベルをもつ第１、第２の入力回路
が、一つの入力端子１に接続されている。第１の入力回
路２は、デプレツシヨン型ＭＯＳトランジスタ４〜６、
エンハンスメント型ＭＯＳトランジスタ７〜１３よりな
り、出力端０1 ，０2 にアドレス入力Ａｘの逆相信号▲
▼′（信号▲▼が増幅されたもの）、同相信号
Ａｘ′（信号Ａｘが増幅されたもの）を出力する。また
第２の入力回路３は、デプレツシヨン型ＭＯＳトランジ
スタ１４〜１６、エンハンスメント型ＭＯＳトランジス
タ１７〜１９よりなり、信号Ａｘが第２の入力回路の検
出レベルより高くなつたことを検出する。Conventionally, in a semiconductor integrated circuit, one in which one input terminal is used for two purposes is known in order to reduce the number of input terminals. Therefore, first and second input circuits having different detection potential levels as shown in FIG. 1 are connected to one input terminal 1. The first input circuit 2 includes depletion type MOS transistors 4 to 6,
It consists of enhancement type MOS transistors 7 to 13, and a reverse phase signal of the address input Ax at the output terminals 0 1 and 0 2.
▼ ′ (amplified signal ▼) and in-phase signal Ax ′ (amplified signal Ax) are output. The second input circuit 3 is composed of depletion type MOS transistors 14 to 16 and enhancement type MOS transistors 17 to 19 and detects that the signal Ax becomes higher than the detection level of the second input circuit.
この第１の回路は、例えば第１の入力回路２が、入力端
子１の０〜５〔Ｖ〕の間の電位で論理“０”，“１”レ
ベルを検出する。つまり入力端子電位が、例えば２
〔Ｖ〕以下なら論理“０”、２〔Ｖ〕以上なら論理
“１”と判定する。一方第２の入力回路３は、その判定
レベルが５Ｖ以上に設定される。例えば入力端子電位が
１０Ｖ以下なら論理“０”、１０Ｖ以上ならば論理
“１”レベルと判定する。なお第１、第２の入力回路の
電圧検出レベルを異ならせるには、例えばトランジスタ
７，１７のしきい電圧を互に異ならせればよい。In this first circuit, for example, the first input circuit 2 detects the logic "0" or "1" level at the potential between 0 and 5 [V] of the input terminal 1. That is, the input terminal potential is, for example, 2
If it is equal to or lower than [V], it is determined to be a logic "0", and if it is equal to or higher than [V], a logic "1" is determined. On the other hand, the determination level of the second input circuit 3 is set to 5 V or higher. For example, if the input terminal potential is 10 V or less, it is determined to be logic "0", and if it is 10 V or more, it is determined to be logic "1" level. To make the voltage detection levels of the first and second input circuits different, for example, the threshold voltages of the transistors 7 and 17 may be made different from each other.
上記のような１つの入力端子に、検出論理レベルの異な
つた２つの入力回路をもつようなものは、紫外線消去型
ＰＲＯＭ（ＥＰＲＯＭ）においてよく用いられる。ＥＰ
ＲＯＭにおいては、１つのメモリセルのプログラムには
約５０ミリ秒の時間がかかる。このため全メモリセルを
プログラム終了するには、“８ビツト×８Ｋワード”の
ＥＰＲＯＭでは約６．８分の時間を必要とする。よつて
テスト工程においてウエハ上の全チツプをプログラムし
ていたのでは、１ウエハのテスト終了までは、１ウエハ
に２００チツプあるとすれば約２３時間もかかることに
なる。このため通常の使用時においては、１ワード分つ
まり８ビツト分を同時にプログラムするわけであるが、
テスト時には例えば４ワード分つまり３２ビツト分を同
時にプログラムする等、種々の工夫をしてテスト工程の
プログラム時間の短縮を図つている。上記４ワード分を
同時にプログラムする信号として、第１図の入力端子１
を１０Ｖ以上にし、第２の入力回路からの出力信号Ａを
用いている。従来はこの入力端子１の第２の入力回路３
のため論理“１”レベルの信号として、外部テスト回路
の簡単化のためにプログラム電圧と同じ電圧を用いてい
る。従来プログラム電圧は約２０Ｖであつたため、１０
Ｖ以上に検知レベルを設定して充分マージンがあつた。
ところが最近、メモリの微細化とともにプログラム電圧
が低く設定されるようになつてきた。例えばプログラム
電圧が１２Ｖでも、メモリセルにプログラムのできるメ
モリが開発されている。このため第２の入力回路３のた
めの“１”レベルの入力電圧として、外部回路の簡単化
のためにプログラム電圧と同じ電圧を用いるとすれば、
第１の入力回路２の検知レベルは０〜５Ｖの間であるた
め、第２の入力回路３の検知レベルは、例えば７〜８Ｖ
以下は論理“０”、７〜８Ｖ以上は論理“１”という具
合に、従来に比べて検知レベルを低く設定する必要が出
てきた。しかるにこのように検知レベルを低く設定する
と、第２図に示すように入力電圧がオーバーシユートす
ると、誤動作することになる。The one having two input circuits having different detection logic levels at one input terminal as described above is often used in an ultraviolet erasable PROM (EPROM). EP
In ROM, programming one memory cell takes about 50 milliseconds. Therefore, it takes about 6.8 minutes to program all the memory cells in the EPROM of "8 bits x 8 K words". Therefore, since all the chips on the wafer are programmed in the test process, it takes about 23 hours to complete the test for one wafer, assuming that 200 chips are included in one wafer. Therefore, in normal use, one word, that is, eight bits are programmed at the same time.
At the time of testing, for example, 4 words, that is, 32 bits are programmed at the same time, and various measures are taken to reduce the programming time of the test process. As a signal for simultaneously programming the above four words, the input terminal 1 of FIG.
Is set to 10 V or higher and the output signal A from the second input circuit is used. Conventionally, the second input circuit 3 of this input terminal 1
Therefore, the same voltage as the program voltage is used as the signal of the logic "1" level in order to simplify the external test circuit. Since the conventional program voltage was about 20V, 10
There was a sufficient margin by setting the detection level above V.
However, recently, with the miniaturization of memories, the program voltage has been set low. For example, even if the program voltage is 12V, a memory in which the memory cell can be programmed has been developed. Therefore, if the same voltage as the program voltage is used as the "1" level input voltage for the second input circuit 3 to simplify the external circuit,
Since the detection level of the first input circuit 2 is between 0 and 5V, the detection level of the second input circuit 3 is, for example, 7 to 8V.
In the following, the logical level is “0”, and in the case of 7 to 8 V or higher, the logical level is “1”. However, if the detection level is set low in this way, malfunction will occur if the input voltage overshoots as shown in FIG.
また最近ＥＰＲＯＭにおいては、１つのアドレス入力を
１１．５Ｖ以上にすると、第１図の第２の入力回路３が
動作し、出力端子からメモリデータに関係なく、デバイ
スコード例えば使用Vpp 電源が２５Ｖか２１Ｖか等のコ
ードが出力される型式のものが現われた。このようなも
のにおいても第２の入力回路３の検知レベルはＶＣ（５
Ｖ）と１１．５Ｖの間の電位、例えば７〜８Ｖに設定す
る必要があるため、前記のようなオーバーシユートがあ
れば誤動作をおこし、正規の読み出し動作が遅れてしま
う。Further, in EPROM recently, when one address input is set to 11.5V or more, the second input circuit 3 of FIG. 1 operates and whether the device code, for example, the Vpp power supply used is 25V, is irrespective of the memory data from the output terminal. A model in which a code such as 21V was output appeared. Even in such a case, the detection level of the second input circuit 3 is VC (5
V) and 11.5V, for example, 7 to 8V, it is necessary to set the potential, and if there is such an overshoot, a malfunction occurs and the normal read operation is delayed.
上記のようなオーバーシユートによる誤動作は、ＣＭＯ
Ｓ回路で駆動される時が最もおこりやすい。ＣＭＯＳ回
路はその回路構成上、出力は電源電圧間を例えば０〜５
Ｖ間を振幅するようにつくられている。よつて出力が５
Ｖに上昇する時に、上記のようなオーバーシユートが２
Ｖ発生しても７Ｖになつてしまうものである。The malfunction caused by the overshoot as described above is caused by the CMO.
It is most likely to occur when driven by the S circuit. Due to the circuit configuration of the CMOS circuit, the output is between 0 and 5 between power supply voltages.
It is made to oscillate between V. Output is 5
When rising to V, the overshoot as above is 2
Even if V is generated, it will reach 7V.
本発明は上記実情に鑑みてなされたもので、上記のよう
なオーバーシユートがあつても、安定的に動作する半導
体集積回路を提供しようとするものである。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor integrated circuit which operates stably even in the case of the above-mentioned overshoot.
本発明は、半導体集積回路の入力端子と第２の入力回路
間、或いは第２の入力回路の出力端に、抵抗及びコンデ
ンサ等よりなる遅延回路（積分手段）を接続し、前記オ
ーバーシユートを吸収することにより該オーバーシユー
トによる誤動作をなくし、確実な動作が行なえるように
したものである。According to the present invention, a delay circuit (integrating means) including a resistor and a capacitor is connected between an input terminal of a semiconductor integrated circuit and a second input circuit or at an output terminal of the second input circuit to eliminate the overshoot. By absorbing, the malfunction due to the overshoot is eliminated and the reliable operation can be performed.
以下図面を参照して本発明の一実施例を説明する。第３
図(a)は同実施例を示す回路図であるが、これは第１図
のものと対応させた場合の例であるから、対応個所には
同一符号を用いて説明を省略し、特徴とする点の説明を
行なう。本実施例の特徴は、入力端子１と第２の入力回
路３との間に、抵抗２１及びコンデンサ２２よりなる遅
延回路（積分手段）２３を設けた点である。An embodiment of the present invention will be described below with reference to the drawings. Third
FIG. 3A is a circuit diagram showing the same embodiment, but since this is an example of a case corresponding to that of FIG. 1, the corresponding portions are designated by the same reference numerals, and the description thereof will be omitted. Explain what to do. The feature of this embodiment is that a delay circuit (integrating means) 23 including a resistor 21 and a capacitor 22 is provided between the input terminal 1 and the second input circuit 3.
この遅延回路２３を設けたことにより、第４図の実線で
示したオーバーシユートのある入力電圧がなまらされ、
第４図の破線で示したように、オーバーシユート分が第
２の入力回路３の検知レベル以下になるため、誤動作は
生じない。即ち抵抗２１とコンデンサ２２の設定によ
り、どの程度のオーバーシユート電圧を吸収するかを決
めることができるものである。By providing the delay circuit 23, the overshoot input voltage shown by the solid line in FIG. 4 is smoothed,
As indicated by the broken line in FIG. 4, the amount of overshoot becomes lower than the detection level of the second input circuit 3, so that no malfunction occurs. That is, by setting the resistor 21 and the capacitor 22, it is possible to determine how much overshoot voltage is absorbed.
第３図(b)，(c)は抵抗２１の具体的な例で、同図(b)は
ゲートが電源ＶＣに接続されたデプレツシヨン型トラン
ジスタのソース、ドレインパスを利用したもの、同図
(c)は例えばポリシリコンで形成された抵抗である。FIGS. 3 (b) and 3 (c) are specific examples of the resistor 21, and FIG. 3 (b) is a diagram showing the use of the source and drain paths of a depletion type transistor whose gate is connected to the power supply VC.
(c) is a resistor formed of, for example, polysilicon.
なお第１図、第３図(a)の入力端子１とトランジスタ７
の間に接続されている抵抗３１と入力保護トランジスタ
３２は、トランジスタ７，１７を静電破壊から守るため
に従来からよく用いられる。しかしこの抵抗３１は入力
信号が充分速く伝達されるように１ＫΩ〜２ＫΩに設定
されているため、前記のようなオーバーシユートを防ぐ
には充分な大きさではない。The input terminal 1 and the transistor 7 shown in FIGS. 1 and 3 (a)
The resistor 31 and the input protection transistor 32, which are connected between the two, are often used conventionally to protect the transistors 7 and 17 from electrostatic breakdown. However, since the resistance 31 is set to 1 KΩ to 2 KΩ so that the input signal can be transmitted sufficiently quickly, it is not large enough to prevent the above-mentioned overshoot.
第５図は本発明の他の実施例であり、第２の入力回路３
の出力部に抵抗２１とコンデンサ２２を設けたもので、
このようにしても第６図に示した電圧波形図に示される
ように、第２の入力回路３の出力部のｃ点にあらわれる
電圧にはオーバーシユートによる影響はないものであ
る。FIG. 5 shows another embodiment of the present invention, that is, the second input circuit 3
With a resistor 21 and a capacitor 22 at the output of
Even in this case, as shown in the voltage waveform chart of FIG. 6, the voltage appearing at the point c of the output portion of the second input circuit 3 is not affected by the overshoot.
第７図は本発明の更に他の実施例で、第２の入力回路の
出力部に、遅延回路２３と、トランジスタ４１，４２よ
りなるインバータ４３とを接続し、トランジスタ４４〜
４６よりなるナンド回路４７の出力ＯＵＴを、第２の入
力回路３の出力として用いるものである。即ち第８図の
電圧波形で示されるように、入力端ｄに第２の入力回路
３の検知レベル以上のオーバーシユートが入力される
と、ｅ点にはそれに対応した波形が現われる。一方遅延
回路２３を介したインバータ４３の出力ｇ点は０ボルト
のままであるので、ｅ点にオーバーシユートによる
“１”レベルが現われても、ナンド回路出力ＯＵＴは
“１”レベルのままである。ｅ点のオーバーシユートに
よる波形は、遅延回路２３により一定時間遅延させられ
てｆ点，ｇ点に現われるが、この時はｄ点でのオーバー
シユートはおさまつており、ｅ点は０ボルトになつてい
る。よつて出力ＯＵＴは“１”のままである。時刻Ｔに
正規の第２の入力回路への入力が与えられた時には、遅
延回路２３の遅延時間だけ遅れ、出力ＯＵＴにはこれに
対応した出力の“０”レベルが現われ、第２の入力回路
３が正規の動作を行なうことになる。なお遅延回路２３
の遅延時間は、オーバーシユートの現われている時間よ
り長く設定する必要がある。FIG. 7 shows still another embodiment of the present invention, in which the delay circuit 23 and the inverter 43 composed of the transistors 41 and 42 are connected to the output portion of the second input circuit, and the transistors 44 to
The output OUT of the NAND circuit 47 composed of 46 is used as the output of the second input circuit 3. That is, as shown by the voltage waveform in FIG. 8, when an overshoot above the detection level of the second input circuit 3 is input to the input terminal d, a waveform corresponding to it appears at the point e. On the other hand, since the output point g of the inverter 43 via the delay circuit 23 remains at 0 volt, the NAND circuit output OUT remains at the "1" level even if the "1" level due to the overshoot appears at the point e. is there. The waveform due to the overshoot at the point e appears at the points f and g after being delayed by the delay circuit 23 for a fixed time. At this time, the overshoot at the point d has subsided, and the point e becomes 0 volt. I'm running. Therefore, the output OUT remains "1". When a regular input to the second input circuit is given at time T, the output circuit OUT is delayed by the delay time of the delay circuit 23, and the output "0" level corresponding to the delay appears. 3 will perform a normal operation. The delay circuit 23
The delay time must be set longer than the time when overshoot appears.
以上説明した如く本発明によれば、入力端子に、オーバ
ーシユートによる第２の入力回路の検知レベル以上の電
圧が入力されても、これを検知することがないため、安
定な動作をする半導体集積回路が提供できるものであ
る。As described above, according to the present invention, even if a voltage higher than the detection level of the second input circuit due to an overshoot is input to the input terminal, it is not detected, and therefore a semiconductor that operates stably. An integrated circuit can be provided.
また最近の集積回路は微細化が進み、論理入力回路の論
理判定の基準レベルを下げなければならなくなっても、
遅延手段をテストのための第２の入力回路に用いること
によって、第２の入力回路への論理入力のオーバーシュ
ートが、基準レベルを越えても、第２の入力回路の誤動
作を防止でき、これにより、集積回路の微細化に対処で
きるようになるものである。また第１の入力回路は、近
時特に高速動作が要求されるため、第１の回路への入力
信号の立ち上がりを速くすればするほど、その入力信号
のオーバーシュートは発生しやすくなる。しかし、この
オーバーシュートがあっても、上記遅延手段により、第
２の回路は誤動作しないし、第１の回路は第２の入力回
路に用いたような遅延手段を持たないし、第１の回路は
上記オーバーシュートがあっても何ら誤動作するもので
はないから、第１の回路は益々高速動作に対応できるよ
うになる。このとき第２の回路は、遅延手段を備えて誤
動作がないようにしているため、入力信号の立ち上がり
を自由に設定できるなどの利点を有するものである。In addition, even if the integrated circuits of recent years are becoming finer, and the reference level of the logic judgment of the logic input circuit must be lowered,
By using the delay means in the second input circuit for testing, even if the overshoot of the logic input to the second input circuit exceeds the reference level, malfunction of the second input circuit can be prevented. This makes it possible to deal with the miniaturization of integrated circuits. In addition, since the first input circuit is required to operate at high speed in recent years, the faster the rising edge of the input signal to the first circuit, the more easily the overshoot of the input signal occurs. However, even if this overshoot occurs, the second circuit does not malfunction due to the delay means, the first circuit does not have the delay means used in the second input circuit, and the first circuit does not operate. Since the above-mentioned overshoot does not cause any malfunction, the first circuit can cope with high-speed operation more and more. At this time, since the second circuit is provided with the delay means to prevent malfunction, it has an advantage that the rising edge of the input signal can be freely set.
第１図は従来の半導体集積回路の入力回路図、第２図は
同回路の入力波形図、第３図(a)は本発明の一実施例の
回路図、同図(b)，(c)は同回路の抵抗を示す図、第４図
は同回路の入力波形図、第５図は本発明の他の実施例の
回路図、第６図は同回路の動作を示す信号波形図、第７
図は本発明の更に他の実施例の回路図、第８図は同回路
の動作を示す信号波形図である。 １……入力端子、２……第１の入力回路、３……第２の
入力回路、２１……抵抗、２１……コンデンサ、２３…
…遅延回路。FIG. 1 is an input circuit diagram of a conventional semiconductor integrated circuit, FIG. 2 is an input waveform diagram of the same circuit, FIG. 3 (a) is a circuit diagram of an embodiment of the present invention, FIG. ) Is a diagram showing the resistance of the circuit, FIG. 4 is an input waveform diagram of the circuit, FIG. 5 is a circuit diagram of another embodiment of the present invention, and FIG. 6 is a signal waveform diagram showing the operation of the circuit. 7th
FIG. 8 is a circuit diagram of still another embodiment of the present invention, and FIG. 8 is a signal waveform diagram showing the operation of the circuit. 1 ... input terminal, 2 ... first input circuit, 3 ... second input circuit, 21 ... resistor, 21 ... capacitor, 23 ...
... delay circuit.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−114056（ＪＰ，Ａ) 特開 昭55−130239（ＪＰ，Ａ) 特開 昭53−114651（ＪＰ，Ａ) 特開 昭55−85957（ＪＰ，Ａ) ─────────────────────────────────────────────────── --- Continuation of the front page (56) References JP-A-54-114056 (JP, A) JP-A-55-130239 (JP, A) JP-A-53-114651 (JP, A) JP-A-55- 85957 (JP, A)
Claims (2)
ート入力が接続され、前記入力端子に供給される信号の
うち、通常の使用モードのときに供給される低電圧論理
信号の論理レベルを検出するＭＯＳ型の第１の入力回路
と、前記入力端子に接続され、前記第１の回路の通常の
使用モードのときの電圧振幅よりも高い論理判定レベル
が設定されると共に、この論理判定レベルよりも高い電
圧振幅を持ってなるテストモード設定信号に応答して、
出力をテストモードに設定するためのＭＯＳ型の第２の
入力回路と、この第２の入力回路の入力側の信号を遅延
させる積分手段とを具備し、前記低電圧論理信号のオー
バーシュートが前記第２の入力回路の論理判定レベルよ
りも高い電圧になったときに前記積分手段により、前記
第２の入力回路の入力を前記論理判定レベルよりも低い
電圧レベルに押えるようにしたことを特徴とする半導体
集積回路。1. An input terminal of an integrated circuit and a logic level of a low voltage logic signal supplied in a normal use mode among signals supplied to the input terminal and having a gate input connected thereto. Connected to the input terminal and a MOS type first input circuit for detecting a logic decision level, and a logic decision level higher than the voltage amplitude in the normal use mode of the first circuit is set and the logic decision In response to a test mode setting signal having a voltage amplitude higher than the level,
A MOS type second input circuit for setting the output to the test mode and an integrating means for delaying a signal on the input side of the second input circuit are provided, and the overshoot of the low voltage logic signal is When the voltage becomes higher than the logic judgment level of the second input circuit, the integrating means can hold the input of the second input circuit to a voltage level lower than the logic judgment level. Integrated semiconductor circuit.
ート入力が接続され、前記入力端子に供給される信号の
うち、通常の使用モードのときに供給される低電圧論理
信号の論理レベルを検出するＭＯＳ型の第１の入力回路
と、前記入力端子に接続され、前記第１の回路の通常の
使用モードのときの電圧振幅よりも高い論理判定レベル
が設定されると共に、この論理判定レベルよりも高い電
圧振幅を持ってなるテストモード設定信号に応答して、
出力をテストモードに設定するためのＭＯＳ型の第２の
入力回路と、この第２の入力回路の出力側の信号を遅延
させる遅延手段と、この遅延手段による遅延前の信号と
前記遅延手段の出力を入力とするナンド回路とを具備
し、前記テストモード設定信号が供給されたとき、前記
ナンド回路の成立でこのナンド回路の出力より後段側を
テストモードに設定し、前記低電圧論理信号のオーバー
シュートが前記第２の入力回路の論理判定レベルよりも
高い電圧になったときに、前記遅延手段により前記ナン
ド回路の出力より後段側をテストモードに設定しないよ
うにしたことを特徴とする半導体集積回路。2. An input terminal of an integrated circuit and a logic level of a low voltage logic signal supplied in a normal use mode among signals supplied to the input terminal and having a gate input connected thereto. Connected to the input terminal and a MOS type first input circuit for detecting a logic decision level, and a logic decision level higher than the voltage amplitude in the normal use mode of the first circuit is set and the logic decision In response to a test mode setting signal having a voltage amplitude higher than the level,
A second MOS type input circuit for setting the output to the test mode, a delay means for delaying a signal on the output side of the second input circuit, a signal before the delay by the delay means and the delay means A NAND circuit having an output as an input is provided, and when the test mode setting signal is supplied, the latter stage side of the output of the NAND circuit is set to the test mode when the NAND circuit is established, and the low voltage logic signal When the overshoot reaches a voltage higher than the logic decision level of the second input circuit, the delay means does not set the latter stage of the output of the NAND circuit to the test mode. Integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020595A JPH0618323B2 (en) | 1983-02-10 | 1983-02-10 | Semiconductor collecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020595A JPH0618323B2 (en) | 1983-02-10 | 1983-02-10 | Semiconductor collecting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151530A JPS59151530A (en) | 1984-08-30 |
| JPH0618323B2 true JPH0618323B2 (en) | 1994-03-09 |
Family
ID=12031612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020595A Expired - Lifetime JPH0618323B2 (en) | 1983-02-10 | 1983-02-10 | Semiconductor collecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618323B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53114651A (en) * | 1977-03-17 | 1978-10-06 | Fujitsu Ltd | Electronic circuit |
| JPS59175B2 (en) * | 1978-02-24 | 1984-01-05 | 三洋電機株式会社 | ternary logic circuit |
| JPS55130239A (en) * | 1979-03-30 | 1980-10-08 | Mitsubishi Electric Corp | Noise absorbing circuit |
-
1983
- 1983-02-10 JP JP58020595A patent/JPH0618323B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151530A (en) | 1984-08-30 |
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