JPH0618346B2 - 回線制御装置 - Google Patents
回線制御装置Info
- Publication number
- JPH0618346B2 JPH0618346B2 JP60223319A JP22331985A JPH0618346B2 JP H0618346 B2 JPH0618346 B2 JP H0618346B2 JP 60223319 A JP60223319 A JP 60223319A JP 22331985 A JP22331985 A JP 22331985A JP H0618346 B2 JPH0618346 B2 JP H0618346B2
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- circuit
- transmission
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Links
- 230000005540 biological transmission Effects 0.000 claims description 49
- 238000001514 detection method Methods 0.000 claims description 20
- 230000008054 signal transmission Effects 0.000 claims description 11
- 230000005764 inhibitory process Effects 0.000 description 7
- 238000012790 confirmation Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000010295 mobile communication Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Mobile Radio Communication Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動車無線その他移動通信の制御チャネル空
線制御に利用する。
線制御に利用する。
本発明は、移動通信の回線制御装置に関する。特に、移
動体の発信を制御するために無線基地局から送出する下
り制御信号を発生する回線制御装置に関する。特に、下
り制御信号が空線信号であるときには移動体が任意に発
信できる移動通信に関するものである。
動体の発信を制御するために無線基地局から送出する下
り制御信号を発生する回線制御装置に関する。特に、下
り制御信号が空線信号であるときには移動体が任意に発
信できる移動通信に関するものである。
本発明は、無線基地局から移動体の発信を制御するため
の下り制御信号をマイクロプロセッサによるソフトウエ
アの実行により作成し送出する移動通信の回線制御方式
において、 禁止信号のパタンを発生する禁止パタン発生回路をハー
ドウェアで設け、空線信号送出中に移動体からの発信信
号を検出した場合にすみやかに禁止信号のパタンを送出
することにより、 下り制御信号を発生する回路が簡単でかつ移動体からの
発信信号に対して短時間に禁止信号を送出できるように
したものである。
の下り制御信号をマイクロプロセッサによるソフトウエ
アの実行により作成し送出する移動通信の回線制御方式
において、 禁止信号のパタンを発生する禁止パタン発生回路をハー
ドウェアで設け、空線信号送出中に移動体からの発信信
号を検出した場合にすみやかに禁止信号のパタンを送出
することにより、 下り制御信号を発生する回路が簡単でかつ移動体からの
発信信号に対して短時間に禁止信号を送出できるように
したものである。
従来、回線制御装置は無線基地局から移動体の発信を制
御するための下り制御信号を発生するためにそれぞれの
制御信号ついて制御信号発生装置を必要とした。したが
って、各種の制御信号を作成することは装置が複雑にな
り制御信号の種類も制限されていた。このためにマイク
ロプロセッサによるソフトウェアの実行によって作成す
ることが行われていた。
御するための下り制御信号を発生するためにそれぞれの
制御信号ついて制御信号発生装置を必要とした。したが
って、各種の制御信号を作成することは装置が複雑にな
り制御信号の種類も制限されていた。このためにマイク
ロプロセッサによるソフトウェアの実行によって作成す
ることが行われていた。
しかし、このような従来の回線制御装置では、全てマイ
クロプロセッサによるソフトウェアの実行によって作成
され、下り制御信号として空線信号を送出中に移動体か
ら発信信号が送出されたときにも、ソフトウェアの処理
が実行されるので、短時間に禁止信号を送出することが
できない欠点があった。
クロプロセッサによるソフトウェアの実行によって作成
され、下り制御信号として空線信号を送出中に移動体か
ら発信信号が送出されたときにも、ソフトウェアの処理
が実行されるので、短時間に禁止信号を送出することが
できない欠点があった。
本発明は上記の欠点を解決するもので、簡単な回路でか
つ空線信号を送出中に移動体から発信信号が送出された
ときに極めて短い時間以内に禁止信号を出力できる回線
制御装置を提供することを目的とする。
つ空線信号を送出中に移動体から発信信号が送出された
ときに極めて短い時間以内に禁止信号を出力できる回線
制御装置を提供することを目的とする。
本発明は、移動体の発信を制御する下り制御信号を発生
するプロセッサ回路と、この下り制御信号に対応するデ
ータを所定の伝送速度のシリアル信号として出力するレ
ジスタ回路と、上記移動体の発信信号を検出するバース
ト信号検出回路と、このバースト信号検出回路の検出出
力により他の移動体に禁止信号を与える手段とを備えた
無線基地局の回線制御装置において、上記手段は、上記
検出出力を入力し所定時間にわたり信号を送出する禁止
信号送出タイマ手段と、上記禁止信号のパタンを発生す
る禁止パタン発生手段と、上記プロセッサ回路の空線信
号をデコードし、空線信号送出中信号をラッチするデコ
ード・ラッチ手段と、上記レジスタ回路の出力と上記禁
止信号のパタンとのいずれか一方を上記禁止信号送出タ
イマ手段の出力信号および上記空線信号送出中信号に基
づいて選択して出力する送信制御手段とを備えたことを
特徴とする。
するプロセッサ回路と、この下り制御信号に対応するデ
ータを所定の伝送速度のシリアル信号として出力するレ
ジスタ回路と、上記移動体の発信信号を検出するバース
ト信号検出回路と、このバースト信号検出回路の検出出
力により他の移動体に禁止信号を与える手段とを備えた
無線基地局の回線制御装置において、上記手段は、上記
検出出力を入力し所定時間にわたり信号を送出する禁止
信号送出タイマ手段と、上記禁止信号のパタンを発生す
る禁止パタン発生手段と、上記プロセッサ回路の空線信
号をデコードし、空線信号送出中信号をラッチするデコ
ード・ラッチ手段と、上記レジスタ回路の出力と上記禁
止信号のパタンとのいずれか一方を上記禁止信号送出タ
イマ手段の出力信号および上記空線信号送出中信号に基
づいて選択して出力する送信制御手段とを備えたことを
特徴とする。
〔作用〕 プロセッサ回路から空線信号が出力されているときに
は、レジスタ回路を経由して空線信号に対応するシリア
ル信号が送信制御手段から送出される。また、デコー
ダ、ラッチ手段で空線信号送出中信号をラッチする。移
動体から発信信号をバースト信号検出回路で検出すると
禁止信号送出タイマ手段の出力信号および空線信号送出
中信号に基づいて上記空線信号に対応するシリアル信号
を切換え、禁止パタン発生手段の出力を送信制御手段で
所定時間送出することにより、簡単な回路でかつ移動体
からの発信信号に対して短時間に禁止信号を送出するこ
とができる。
は、レジスタ回路を経由して空線信号に対応するシリア
ル信号が送信制御手段から送出される。また、デコー
ダ、ラッチ手段で空線信号送出中信号をラッチする。移
動体から発信信号をバースト信号検出回路で検出すると
禁止信号送出タイマ手段の出力信号および空線信号送出
中信号に基づいて上記空線信号に対応するシリアル信号
を切換え、禁止パタン発生手段の出力を送信制御手段で
所定時間送出することにより、簡単な回路でかつ移動体
からの発信信号に対して短時間に禁止信号を送出するこ
とができる。
本発明の実施例について図面を参照して説明する。
大１図は本発明一実施例回線制御装置のブロック構成図
である。第１図において、図外の発信制御用受信機から
信号線ｌ1 を介して移動体から送出された発信信号がバ
ースト信号検出回路BER の入力に接続される。バースト
信号検出回路BER から信号線ｌ2 を介してバースト信号
の検出信号が禁止信号送出タイマ回路TIM に接続され
る。禁止信号送出タイマ回路TIM から信号線ｌ4 を介し
て確認信号がバースト信号検出回路BER に接続される。
禁止信号送出タイマ回路TIM では検出信号がラッチさ
れ、禁止信号の送出時間を決めるタイマがスタートさ
れ、信号線ｌ6 を介して「１」がプロセッサ回路PRC に
接続される。プロセッサ回路PRC から信号線ｌ7 を介し
て確認信号が禁止信号送出タイマ回路TIM に接続され、
信号線ｌ6 上の出力を「０」にする。プロセッサ回路PR
C にはクロック発生回路CLK から信号線ｌ5 を介して60
0Hzのクロックが接続される。プロセッサ回路PRC から
１／600 秒周期で送出すべき下り制御信号を１バイトず
つデータバスDB上に出力する。レジスタ回路REG はクロ
ック回路CLK から信号線ｌ3 を介して、4.8kHzのクロッ
クが接続され、データバスDBを介してプロセッサ回路PR
C からのバイト単位のデータを4.8kHzのクロックでシリ
アル信号に変換し、変換された信号が信号線ｌ10を介し
て送信制御回路TXC に制御される。
である。第１図において、図外の発信制御用受信機から
信号線ｌ1 を介して移動体から送出された発信信号がバ
ースト信号検出回路BER の入力に接続される。バースト
信号検出回路BER から信号線ｌ2 を介してバースト信号
の検出信号が禁止信号送出タイマ回路TIM に接続され
る。禁止信号送出タイマ回路TIM から信号線ｌ4 を介し
て確認信号がバースト信号検出回路BER に接続される。
禁止信号送出タイマ回路TIM では検出信号がラッチさ
れ、禁止信号の送出時間を決めるタイマがスタートさ
れ、信号線ｌ6 を介して「１」がプロセッサ回路PRC に
接続される。プロセッサ回路PRC から信号線ｌ7 を介し
て確認信号が禁止信号送出タイマ回路TIM に接続され、
信号線ｌ6 上の出力を「０」にする。プロセッサ回路PR
C にはクロック発生回路CLK から信号線ｌ5 を介して60
0Hzのクロックが接続される。プロセッサ回路PRC から
１／600 秒周期で送出すべき下り制御信号を１バイトず
つデータバスDB上に出力する。レジスタ回路REG はクロ
ック回路CLK から信号線ｌ3 を介して、4.8kHzのクロッ
クが接続され、データバスDBを介してプロセッサ回路PR
C からのバイト単位のデータを4.8kHzのクロックでシリ
アル信号に変換し、変換された信号が信号線ｌ10を介し
て送信制御回路TXC に制御される。
ここで本発明の特徴とするところは、一点鎖線で囲む禁
止信号発生部分である。すなわち、クロック発生回路CL
K から信号線ｌ3 を介して4.8kHzのクロック信号が送信
制御回路TXC 、禁止パタン発生回路INH およびデコード
ラッチ回路DEC に接続される。禁止パタン発生回路INH
から信号線ｌ9 を介して禁止信号が送信制御回路TXC に
接続される。また、禁止信号送出タイマ回路TIM から信
号線ｌ8 を介してタイマが動作中は「１」が送信制御回
路TXC に接続され、デコードラッチ回路DEC からデータ
バス上のプロセッサ回路PRC の空線信号により「１」が
信号線ｌ11を介して送信制御回路TXC に接続される。送
信制御回路TXC ではレジスタ回路REG の下り制御信号ま
たは禁止パタン発生回路INH の禁止信号を選択して信号
線ｌ16を介して図外の発信制御用送信機に出力する。
止信号発生部分である。すなわち、クロック発生回路CL
K から信号線ｌ3 を介して4.8kHzのクロック信号が送信
制御回路TXC 、禁止パタン発生回路INH およびデコード
ラッチ回路DEC に接続される。禁止パタン発生回路INH
から信号線ｌ9 を介して禁止信号が送信制御回路TXC に
接続される。また、禁止信号送出タイマ回路TIM から信
号線ｌ8 を介してタイマが動作中は「１」が送信制御回
路TXC に接続され、デコードラッチ回路DEC からデータ
バス上のプロセッサ回路PRC の空線信号により「１」が
信号線ｌ11を介して送信制御回路TXC に接続される。送
信制御回路TXC ではレジスタ回路REG の下り制御信号ま
たは禁止パタン発生回路INH の禁止信号を選択して信号
線ｌ16を介して図外の発信制御用送信機に出力する。
このような構成の回線制御装置の動作について説明す
る。第１図において、クロック発生回路CLKは4.8kHzお
よび600Hz を発生する。両者は立上りで同期している。
バースト信号検出回路BER は信号線ｌ1 で図外の発信制
御用受信機と接続され、移動体から送出された発信信号
のプリアンプル成分を検出し信号線ｌ2 に検出信号を出
力する。禁止信号送出タイマ回路TIM は信号線ｌ2 上の
検出信号をラッチし信号線ｌ4 に確認信号を出力し禁止
信号の送出時間を決めるタイマをスタートさせる。タイ
マのスタート時には信号線ｌ6 に「１」を出力してお
り、タイマが動作中は信号線ｌ8 上の出力は「１」とな
る。タイマ動作用のクロックは信号線ｌ3 上に出力され
た4.8kHzのクロックである。禁止パタン発生回路INH は
信号線ｌ3 を介して受信する4.8kHzのクロックに同期し
た禁止信号に相当するパタンを常時信号線ｌ9 に出力す
る。プロセッサ回路PRC はクロック発生回路CLK より信
号線ｌ5 を介して受信した600Hz のクロックの立上りは
内蔵されたマイクロプロセッサに対する割込みのトリガ
として働き、１／600 秒周期で送出すべき下り制御信号
を１バイトずつデータバスDB上に出力する。また、信号
線ｌ6 上の禁止信号送出タイマ回路TIM の出力が「０」
から「１」となったことを検出して、それに対する確認
信号をｌ7 を介して禁止信号送出タイマ回路TIM に出力
する。禁止信号送出タイマ回路TIM では、信号線ｌ7 上
の出力が変化しプロセッサ回路PRC からの確認信号を検
出すると直ちに信号線ｌ6 上の出力を「０」に復旧す
る。レジスタ回路REG はデータバスDBを介してプロセッ
サ回路PRC より受信したバイト単位のデータを信号線ｌ
3 上の4.8kHzのクロックでシリアル信号に変換して信号
線ｌ10に出力する。デコード・ラッチ回路DEC はプロセ
ッサ回路PRC から1/600 秒毎にデータバスDB上に出力さ
れる下り制御信号が空線信号であるときには、信号線ｌ
11上の出力を「１」、空線信号でないときには「０」に
保持する。制御回路TXC は信号線ｌ3 を介して4.8kHz
のクロック、および信号線ｌ8 を介して禁止信号送出タ
イマの動作状態を示す信号を受け、信号線ｌ11を介して
プロセッサ回路PRCの発生している下り制御信号が空線
信号であるか否かの状態を示す信号を受信している。信
号線ｌ3 、ｌ8 、ｌ11は、禁止パタン発生回路INH が作
り出し信号線ｌ9 上に出力する禁止信号と、プロセッサ
回路PRC が作り出しレジスタ回路REG でシリアル信号に
変換され信号線ｌ10に出力される信号とを切換え、信号
線ｌ16に出力し図外の発信制御用送信機に出力される。
る。第１図において、クロック発生回路CLKは4.8kHzお
よび600Hz を発生する。両者は立上りで同期している。
バースト信号検出回路BER は信号線ｌ1 で図外の発信制
御用受信機と接続され、移動体から送出された発信信号
のプリアンプル成分を検出し信号線ｌ2 に検出信号を出
力する。禁止信号送出タイマ回路TIM は信号線ｌ2 上の
検出信号をラッチし信号線ｌ4 に確認信号を出力し禁止
信号の送出時間を決めるタイマをスタートさせる。タイ
マのスタート時には信号線ｌ6 に「１」を出力してお
り、タイマが動作中は信号線ｌ8 上の出力は「１」とな
る。タイマ動作用のクロックは信号線ｌ3 上に出力され
た4.8kHzのクロックである。禁止パタン発生回路INH は
信号線ｌ3 を介して受信する4.8kHzのクロックに同期し
た禁止信号に相当するパタンを常時信号線ｌ9 に出力す
る。プロセッサ回路PRC はクロック発生回路CLK より信
号線ｌ5 を介して受信した600Hz のクロックの立上りは
内蔵されたマイクロプロセッサに対する割込みのトリガ
として働き、１／600 秒周期で送出すべき下り制御信号
を１バイトずつデータバスDB上に出力する。また、信号
線ｌ6 上の禁止信号送出タイマ回路TIM の出力が「０」
から「１」となったことを検出して、それに対する確認
信号をｌ7 を介して禁止信号送出タイマ回路TIM に出力
する。禁止信号送出タイマ回路TIM では、信号線ｌ7 上
の出力が変化しプロセッサ回路PRC からの確認信号を検
出すると直ちに信号線ｌ6 上の出力を「０」に復旧す
る。レジスタ回路REG はデータバスDBを介してプロセッ
サ回路PRC より受信したバイト単位のデータを信号線ｌ
3 上の4.8kHzのクロックでシリアル信号に変換して信号
線ｌ10に出力する。デコード・ラッチ回路DEC はプロセ
ッサ回路PRC から1/600 秒毎にデータバスDB上に出力さ
れる下り制御信号が空線信号であるときには、信号線ｌ
11上の出力を「１」、空線信号でないときには「０」に
保持する。制御回路TXC は信号線ｌ3 を介して4.8kHz
のクロック、および信号線ｌ8 を介して禁止信号送出タ
イマの動作状態を示す信号を受け、信号線ｌ11を介して
プロセッサ回路PRCの発生している下り制御信号が空線
信号であるか否かの状態を示す信号を受信している。信
号線ｌ3 、ｌ8 、ｌ11は、禁止パタン発生回路INH が作
り出し信号線ｌ9 上に出力する禁止信号と、プロセッサ
回路PRC が作り出しレジスタ回路REG でシリアル信号に
変換され信号線ｌ10に出力される信号とを切換え、信号
線ｌ16に出力し図外の発信制御用送信機に出力される。
第２図は本発明の回線制御装置の送信制御回路のブロッ
ク構成図である。第２図において、Ｇ1 はアンドゲート
回路、Ｇ2 、Ｇ6 は反転回路、Ｇ3 、Ｇ4 はナンドゲー
ト回路およびＦ／Ｆはフリップフロップ回路である。
ク構成図である。第２図において、Ｇ1 はアンドゲート
回路、Ｇ2 、Ｇ6 は反転回路、Ｇ3 、Ｇ4 はナンドゲー
ト回路およびＦ／Ｆはフリップフロップ回路である。
第３図は本発明の回線制御装置の下り制御信号が空線信
号から禁止信号に切換えられるときの各信号のタイムチ
ャートである。第３図に示す符号は第１図および第２図
に示す〔×〕印の部分の信号を示す。信号ａは図外の発
信制御用受信機から受信した復調出力でバースト信号検
出回路BER で信号ｂに示すタイミングでバースト成分の
検出を行っている。デコード・ラッチ回路DEC からの出
力である信号ｋがプロセッサ回路PRC が空線信号を出力
し続けているため「１」となっている。信号ｏを信号ｃ
の反転したクロックの立上りでラッチした出力が信号ｐ
であり、信号ｂのバースト検出から信号ｃの１クロック
以内で空線信号から禁止信号に切換え発信制御用送信機
に出力する。第４図は本発明の回線制御装置の下り制御
信号が禁止信号送出中に発信制御信号へ切換えられると
きの各信号のタイムチャートである。第４図に示す符号
は、第１図および第２図に示す〔×〕印の部分の信号を
示す。信号ｅの立上りでプロセッサ回路PRC は空線信号
から発信制御信号へと送出デコーダを変更しレジスタ回
路REG に１バイト出力するとともにデコード・ラッチ回
路DEC へ空線信号送出の停止を通知する。デコード・ラ
ッチ回路DECではこの通知をデコードし信号ｃの立上り
で信号ｋの出力を「１」から「０」に切換える。レジス
タ回路REG からは信号ｊにｃ0 から始まる発信制御信号
が送出されており、信号ｉと信号ｊとが送信制御回路が
TXC で切換えられ信号線ｌ16に出力される。
号から禁止信号に切換えられるときの各信号のタイムチ
ャートである。第３図に示す符号は第１図および第２図
に示す〔×〕印の部分の信号を示す。信号ａは図外の発
信制御用受信機から受信した復調出力でバースト信号検
出回路BER で信号ｂに示すタイミングでバースト成分の
検出を行っている。デコード・ラッチ回路DEC からの出
力である信号ｋがプロセッサ回路PRC が空線信号を出力
し続けているため「１」となっている。信号ｏを信号ｃ
の反転したクロックの立上りでラッチした出力が信号ｐ
であり、信号ｂのバースト検出から信号ｃの１クロック
以内で空線信号から禁止信号に切換え発信制御用送信機
に出力する。第４図は本発明の回線制御装置の下り制御
信号が禁止信号送出中に発信制御信号へ切換えられると
きの各信号のタイムチャートである。第４図に示す符号
は、第１図および第２図に示す〔×〕印の部分の信号を
示す。信号ｅの立上りでプロセッサ回路PRC は空線信号
から発信制御信号へと送出デコーダを変更しレジスタ回
路REG に１バイト出力するとともにデコード・ラッチ回
路DEC へ空線信号送出の停止を通知する。デコード・ラ
ッチ回路DECではこの通知をデコードし信号ｃの立上り
で信号ｋの出力を「１」から「０」に切換える。レジス
タ回路REG からは信号ｊにｃ0 から始まる発信制御信号
が送出されており、信号ｉと信号ｊとが送信制御回路が
TXC で切換えられ信号線ｌ16に出力される。
本発明は、以上説明したように、マイクロプロセッサを
使用した場合でも発信信号の検出から禁止信号の送出ま
での時間差を小さくし、かつ下り制御信号が簡単な回路
で作成できる優れた効果がある。
使用した場合でも発信信号の検出から禁止信号の送出ま
での時間差を小さくし、かつ下り制御信号が簡単な回路
で作成できる優れた効果がある。
第１図は本発明一実施例回線制御装置のブロック構成
図。 第２図は本発明の回線制御装置の送信制御回路のブロッ
ク構成図。 第３図は本発明の回線制御装置の下り制御信号が空線信
号から禁止信号への切換時の各信号のタイムチャート。 第４図は本発明の回線制御装置の下り制御信号が禁止信
号から発信制御信号への切換時の各信号のタイムチャー
ト。 BER ……バースト信号検出回路、CLK ……クロック発生
回路、DEC ……デコード・ラッチ回路、Ｆ／Ｆ……フリ
ップフロップ回路、Ｇ１……アンド回路、Ｇ２、Ｇ６…
…反転回路、Ｇ３、Ｇ４、Ｇ５……ナンド回路、INH …
…禁止パタン発生回路、ｌ１〜ｌ16……信号線、PRC …
…プロセッサ回路、REG ……レジスタ回路、TIM ……禁
止信号送出タイマ回路、TXC ……送信制御回路。
図。 第２図は本発明の回線制御装置の送信制御回路のブロッ
ク構成図。 第３図は本発明の回線制御装置の下り制御信号が空線信
号から禁止信号への切換時の各信号のタイムチャート。 第４図は本発明の回線制御装置の下り制御信号が禁止信
号から発信制御信号への切換時の各信号のタイムチャー
ト。 BER ……バースト信号検出回路、CLK ……クロック発生
回路、DEC ……デコード・ラッチ回路、Ｆ／Ｆ……フリ
ップフロップ回路、Ｇ１……アンド回路、Ｇ２、Ｇ６…
…反転回路、Ｇ３、Ｇ４、Ｇ５……ナンド回路、INH …
…禁止パタン発生回路、ｌ１〜ｌ16……信号線、PRC …
…プロセッサ回路、REG ……レジスタ回路、TIM ……禁
止信号送出タイマ回路、TXC ……送信制御回路。
Claims (1)
- 【請求項１】移動体の発信を制御する下り制御信号を発
生するプロセッサ回路と、 この下り制御信号に対応するデータを所定の伝送速度の
シリアル信号として出力するレジスタ回路と、 上記移動体の発信信号を検出するバースト信号検出回路
と、 このバースト信号検出回路の検出出力により他の移動体
に禁止信号を与える手段と を備えた無線基地局の回線制御装置において、 上記手段は、 上記検出出力を入力し所定時間にわたり信号を送出する
禁止信号送出タイマ手段と、 上記禁止信号のパタンを発生する禁止パタン発生手段
と、 上記プロセッサ回路の空線信号をデコードし、空線信号
送出中信号をラッチするデコード・ラッチ手段と、 上記レジスタ回路の出力と上記禁止信号のパタンとのい
ずれか一方を上記禁止信号送出タイマ手段の出力信号お
よび上記空線信号送出中信号に基づいて選択して出力す
る送信制御手段と を備えたことを特徴とする回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223319A JPH0618346B2 (ja) | 1985-10-07 | 1985-10-07 | 回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60223319A JPH0618346B2 (ja) | 1985-10-07 | 1985-10-07 | 回線制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6282733A JPS6282733A (ja) | 1987-04-16 |
| JPH0618346B2 true JPH0618346B2 (ja) | 1994-03-09 |
Family
ID=16796287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60223319A Expired - Lifetime JPH0618346B2 (ja) | 1985-10-07 | 1985-10-07 | 回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618346B2 (ja) |
-
1985
- 1985-10-07 JP JP60223319A patent/JPH0618346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6282733A (ja) | 1987-04-16 |
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