JPH0618632A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0618632A JPH0618632A JP4195985A JP19598592A JPH0618632A JP H0618632 A JPH0618632 A JP H0618632A JP 4195985 A JP4195985 A JP 4195985A JP 19598592 A JP19598592 A JP 19598592A JP H0618632 A JPH0618632 A JP H0618632A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- scan
- signal
- test
- scan test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 テストパターン検出率を低下することなくそ
の一部にスキャンテスト方式を適用することを可能にし
た半導体集積回路装置を得る。 【構成】 スキャンテストの適用可能な適用回路２と、
スキャンテストの適用が不可能な適用外回路４と、適用
回路と適用外回路との間に設けられた制御用の回路３と
で構成する。制御用回路３には、スキャンテスト適用回
路からの信号を取り込むためのＦ／Ｆ群（スキャンテス
ト用フリップフロップ）７と、このＦ／Ｆの出力信号と
スキャンテスト適用回路からの信号を選択してその選択
した信号をスキャンテスト適用外回路へ供給するための
マルチプレクサ１０と、スキャンテスト適用外回路から
の信号を取り込むためのＦ／Ｆ８と、このＦ／Ｆの出力
信号とスキャンテスト適用外回路からの信号を選択して
その選択した信号をスキャンテスト適用回路へ供給する
ためのマルチプレクサ９を有する。
の一部にスキャンテスト方式を適用することを可能にし
た半導体集積回路装置を得る。 【構成】 スキャンテストの適用可能な適用回路２と、
スキャンテストの適用が不可能な適用外回路４と、適用
回路と適用外回路との間に設けられた制御用の回路３と
で構成する。制御用回路３には、スキャンテスト適用回
路からの信号を取り込むためのＦ／Ｆ群（スキャンテス
ト用フリップフロップ）７と、このＦ／Ｆの出力信号と
スキャンテスト適用回路からの信号を選択してその選択
した信号をスキャンテスト適用外回路へ供給するための
マルチプレクサ１０と、スキャンテスト適用外回路から
の信号を取り込むためのＦ／Ｆ８と、このＦ／Ｆの出力
信号とスキャンテスト適用外回路からの信号を選択して
その選択した信号をスキャンテスト適用回路へ供給する
ためのマルチプレクサ９を有する。
Description
【０００１】
【産業上の利用分野】本発明はテスト容易化のために使
用されるスキャン方式において、ＡＬＵ（算術論理演算
ユニット），乗算器等の特性的にクリティカル部を含む
ため、スキャンテストを全体に適用できない半導体集積
回路装置に関する。
用されるスキャン方式において、ＡＬＵ（算術論理演算
ユニット），乗算器等の特性的にクリティカル部を含む
ため、スキャンテストを全体に適用できない半導体集積
回路装置に関する。
【０００２】
【従来の技術】従来のスキャンテスト方式を用いた半導
体集積回路装置の一部のブロック図を図３に示す。スキ
ャンテスト適用回路２０は、Ｆ／Ｆ（フリップフロッ
プ）群２２を有し、スキャンテスト対象回路内の組み合
わせ回路２１に信号１２６，１２７を入出力する。Ｆ／
Ｆ群２２を構成するＦ／Ｆは、図４に示す構成のものが
用いられ、スキャン信号１２１，１２２が入出力され
る。又、組み合わせ回路２１には信号１２３，１２４が
入出力される。１２５はスキャンテスト回路の制御用信
号である。図５はそのＦ／Ｆの真理値表である。具体的
には、これらＦ／ＦのＳＩＮ端子とＱ端子をつないで１
つのスキャンチェインを構成し、スキャンチェインシフ
ト用のクロックＳＣＫにより外部よりＦ／Ｆ群２２を構
成する各Ｆ／Ｆに値を設定し、その値をテストしたい組
み合わせ回路２１に入力し、その結果得られる組み合わ
せ回路の出力をＦ／Ｆ群２２の各Ｆ／Ｆに取込み、クロ
ックＳＣＫにより外部へ結果を取り出す手法である。
体集積回路装置の一部のブロック図を図３に示す。スキ
ャンテスト適用回路２０は、Ｆ／Ｆ（フリップフロッ
プ）群２２を有し、スキャンテスト対象回路内の組み合
わせ回路２１に信号１２６，１２７を入出力する。Ｆ／
Ｆ群２２を構成するＦ／Ｆは、図４に示す構成のものが
用いられ、スキャン信号１２１，１２２が入出力され
る。又、組み合わせ回路２１には信号１２３，１２４が
入出力される。１２５はスキャンテスト回路の制御用信
号である。図５はそのＦ／Ｆの真理値表である。具体的
には、これらＦ／ＦのＳＩＮ端子とＱ端子をつないで１
つのスキャンチェインを構成し、スキャンチェインシフ
ト用のクロックＳＣＫにより外部よりＦ／Ｆ群２２を構
成する各Ｆ／Ｆに値を設定し、その値をテストしたい組
み合わせ回路２１に入力し、その結果得られる組み合わ
せ回路の出力をＦ／Ｆ群２２の各Ｆ／Ｆに取込み、クロ
ックＳＣＫにより外部へ結果を取り出す手法である。
【０００３】順序回路に対してのテストのパターン生成
を自動化するプログラムは、アルゴリズムが複雑である
ため一般的ではない。一方、組み合わせ回路に対しての
テストパターンを自動生成するプログラムは一般的にあ
る。スキャンテスト方式を用いると複雑な順序回路を組
み合わせ回路として取り扱うことができ、テストパター
ン自動生成プログラムを用いてテストパターンの自動生
成を行うことができる。
を自動化するプログラムは、アルゴリズムが複雑である
ため一般的ではない。一方、組み合わせ回路に対しての
テストパターンを自動生成するプログラムは一般的にあ
る。スキャンテスト方式を用いると複雑な順序回路を組
み合わせ回路として取り扱うことができ、テストパター
ン自動生成プログラムを用いてテストパターンの自動生
成を行うことができる。
【０００４】
【発明が解決しようとする課題】このような従来のスキ
ャン方式を半導体集積回路装置全体に適用して高速ＬＳ
Ｉの設計を行うとすると、スピード上クリティカルな例
えばＡＬＵ，乗算器等を含むパスでスピードの劣化につ
ながるため、大きな問題となってくる。そこで、特性ク
リティカルな回路にスキャンパス方式が適用できないこ
とを認識し、図６に示すようにクリティカル部をスキャ
ンテスト適用外回路としたＬＳＩ回路３１が考えられ
る。同図において、３２はスキャンテスト適用回路、３
６はＦ／Ｆ群、３５は組み合わせ回路、４０，４１はス
キャンテスト適用外回路であり、図３の例と同様に信号
１３１〜１３６を入出力する。１３７はスキャンテスト
回路の制御用信号、１４２，１４３はスキャンテスト適
用回路とスキャンテスト適用外回路との間の入出力信号
である。
ャン方式を半導体集積回路装置全体に適用して高速ＬＳ
Ｉの設計を行うとすると、スピード上クリティカルな例
えばＡＬＵ，乗算器等を含むパスでスピードの劣化につ
ながるため、大きな問題となってくる。そこで、特性ク
リティカルな回路にスキャンパス方式が適用できないこ
とを認識し、図６に示すようにクリティカル部をスキャ
ンテスト適用外回路としたＬＳＩ回路３１が考えられ
る。同図において、３２はスキャンテスト適用回路、３
６はＦ／Ｆ群、３５は組み合わせ回路、４０，４１はス
キャンテスト適用外回路であり、図３の例と同様に信号
１３１〜１３６を入出力する。１３７はスキャンテスト
回路の制御用信号、１４２，１４３はスキャンテスト適
用回路とスキャンテスト適用外回路との間の入出力信号
である。
【０００５】しかしながら、このような構成では、スキ
ャンテスト適用回路３２の中の組み合わせ回路３５にス
キャンテスト適用外回路４１からの信号が入力されるた
め、テストパターン自動生成プログラムの適用を行って
も著しくテストパターン検出率が低下することが予想さ
れる。本発明の目的は、テストパターン検出率を低下す
ることなくその一部にスキャンテスト方式を適用するこ
とができる半導体集積回路装置を提供することにある。
ャンテスト適用回路３２の中の組み合わせ回路３５にス
キャンテスト適用外回路４１からの信号が入力されるた
め、テストパターン自動生成プログラムの適用を行って
も著しくテストパターン検出率が低下することが予想さ
れる。本発明の目的は、テストパターン検出率を低下す
ることなくその一部にスキャンテスト方式を適用するこ
とができる半導体集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、スキャンテス
トの適用可能な適用回路と、スキャンテストの適用が不
可能な適用外回路と、適用回路と適用外回路との間に設
けられた制御用の回路とを備え、この制御用回路には、
スキャンテスト適用回路からの信号を取り込むためのス
キャンテスト用フリップフロップと、このフリップフロ
ップの出力信号とスキャンテスト適用回路からの信号を
選択してその選択した信号をスキャンテスト適用外回路
へ供給するためのマルチプレクサと、スキャンテスト適
用外回路からの信号を取り込むためのフリップフロップ
と、このフリップフロップの出力信号とスキャンテスト
適用外回路からの信号を選択してその選択した信号をス
キャンテスト適用回路へ供給するためのマルチプレクサ
を有する。
トの適用可能な適用回路と、スキャンテストの適用が不
可能な適用外回路と、適用回路と適用外回路との間に設
けられた制御用の回路とを備え、この制御用回路には、
スキャンテスト適用回路からの信号を取り込むためのス
キャンテスト用フリップフロップと、このフリップフロ
ップの出力信号とスキャンテスト適用回路からの信号を
選択してその選択した信号をスキャンテスト適用外回路
へ供給するためのマルチプレクサと、スキャンテスト適
用外回路からの信号を取り込むためのフリップフロップ
と、このフリップフロップの出力信号とスキャンテスト
適用外回路からの信号を選択してその選択した信号をス
キャンテスト適用回路へ供給するためのマルチプレクサ
を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のスキャンテスト方式を用いた半導体
集積回路装置の一実施例のブロック図である。ここで半
導体集積回路装置１は大きく３つのユニットに分かれて
いる。第１はスキャンテストの運用可能な適用回路２
で、通常制御系等のランダム回路がこれに該当する。第
２にスキャンテストの適用不可能な適用外回路４でデー
タバス等のスピードクリティカルな回路がこれに該当す
る。第３はこれら適用回路２と適用外回路４との間に設
けられる制御回路３である。
る。図１は本発明のスキャンテスト方式を用いた半導体
集積回路装置の一実施例のブロック図である。ここで半
導体集積回路装置１は大きく３つのユニットに分かれて
いる。第１はスキャンテストの運用可能な適用回路２
で、通常制御系等のランダム回路がこれに該当する。第
２にスキャンテストの適用不可能な適用外回路４でデー
タバス等のスピードクリティカルな回路がこれに該当す
る。第３はこれら適用回路２と適用外回路４との間に設
けられる制御回路３である。
【０００８】前記適用回路２は、組み合わせ回路５とＦ
／Ｆ群６を有し、信号１１０，１１１を相互に入出力
し、かつ外部と信号１０１，１０２，１０６，１０７を
入出力する。１１４はスキャンテスト回路の制御用信号
である。又、適用外回路４は信号１０７，１０９を入出
力する。更に、制御回路３には、Ｆ／Ｆ群７，８と、マ
ルチプレクサ９，１０が設けられ、Ｆ／Ｆ群７からＦ／
Ｆ群８に信号１０４を出力するとともに、適用回路２と
の間で信号１１２，１１３を入出力し、適用外回路４と
の間で信号１１５，１１６を入出力する。尚、Ｆ／Ｆ群
８からは信号１１８が適用回路２のＦ／Ｆ群６に出力さ
れる。
／Ｆ群６を有し、信号１１０，１１１を相互に入出力
し、かつ外部と信号１０１，１０２，１０６，１０７を
入出力する。１１４はスキャンテスト回路の制御用信号
である。又、適用外回路４は信号１０７，１０９を入出
力する。更に、制御回路３には、Ｆ／Ｆ群７，８と、マ
ルチプレクサ９，１０が設けられ、Ｆ／Ｆ群７からＦ／
Ｆ群８に信号１０４を出力するとともに、適用回路２と
の間で信号１１２，１１３を入出力し、適用外回路４と
の間で信号１１５，１１６を入出力する。尚、Ｆ／Ｆ群
８からは信号１１８が適用回路２のＦ／Ｆ群６に出力さ
れる。
【０００９】スキャンチェインはスキャンテスト適用可
能ユニット２にあるＦ／Ｆ群６と、ユニット３にあるＦ
／Ｆ群７，８で構成される。通常動作時はマルチプレク
サ９，１０は共に通過信号１１２，１１６を選択するこ
とにより、Ｆ／Ｆ群７，８は通常動作に影響を与えな
い。
能ユニット２にあるＦ／Ｆ群６と、ユニット３にあるＦ
／Ｆ群７，８で構成される。通常動作時はマルチプレク
サ９，１０は共に通過信号１１２，１１６を選択するこ
とにより、Ｆ／Ｆ群７，８は通常動作に影響を与えな
い。
【００１０】スキャンテスト動作は次のように行われ
る。先ず、スキャンチェインシフト用のクロックＳＣＫ
により外部よりＦ／Ｆ群６に値を設定する。次いで、そ
の値をテストしたい組み合わせ回路５に入力し、その結
果得られる組み合わせ回路の出力をＦ／Ｆ群６に取込
む。次いで、クロックＳＣＫにより外部へ結果を取り出
す。この動作は通常のスキャンテストを用いた方式の手
順と同様に実現できる。したがって、適用回路から適用
外回路への信号が検出でき、また適用外回路から適用回
路への信号を制御することができるので、充分検出率の
高いテストパターンの生成が可能となる。
る。先ず、スキャンチェインシフト用のクロックＳＣＫ
により外部よりＦ／Ｆ群６に値を設定する。次いで、そ
の値をテストしたい組み合わせ回路５に入力し、その結
果得られる組み合わせ回路の出力をＦ／Ｆ群６に取込
む。次いで、クロックＳＣＫにより外部へ結果を取り出
す。この動作は通常のスキャンテストを用いた方式の手
順と同様に実現できる。したがって、適用回路から適用
外回路への信号が検出でき、また適用外回路から適用回
路への信号を制御することができるので、充分検出率の
高いテストパターンの生成が可能となる。
【００１１】図２はスキャン対象外回路に含まれる乗算
器のテストに本発明を適用した例である。同図におい
て、５１は乗算器、５０，５２はＦ／Ｆ、５３〜５５は
トライステートバッファである。そして、制御回路３か
らの制御信号１５０〜１５４が入力される。この構成で
は、テストは次のように行われる。先ず、スキャンチェ
インシフト用のクロックＳＣＫにより外部より各Ｆ／Ｆ
にデータ入力端子から乗算器のデータ入力までのパスを
活性化するような値を設定する。ここでは制御信号１５
０，１５４がアクティブになるような値を制御回路３に
設定しておく。
器のテストに本発明を適用した例である。同図におい
て、５１は乗算器、５０，５２はＦ／Ｆ、５３〜５５は
トライステートバッファである。そして、制御回路３か
らの制御信号１５０〜１５４が入力される。この構成で
は、テストは次のように行われる。先ず、スキャンチェ
インシフト用のクロックＳＣＫにより外部より各Ｆ／Ｆ
にデータ入力端子から乗算器のデータ入力までのパスを
活性化するような値を設定する。ここでは制御信号１５
０，１５４がアクティブになるような値を制御回路３に
設定しておく。
【００１２】次に、乗算器の演算結果をＦ／Ｆ５２に書
き込む。ここでは制御信号１５１がアクティブになるよ
うな値を制御回路３に設定しておく。次いで、スキャン
チェインシフト用のクロックＳＣＫにより外部より各Ｆ
／Ｆに乗算器出力からデータ出力端子までのパスを活性
化するような値を設定する。ここでは制御信号１５２，
１５３がアクティブになるような値を制御回路３に設定
しておく。この方法を繰り返し行うことにより、乗算器
単体のテストを簡単に行うことができる。又、乗算器単
体で見た場合、乗算器は組み合わせ回路なので通常のＡ
ＴＰＧ（Auto Test Pattern Generator ）ツールを用い
て検出率の高いテストパターンを生成してやることが可
能となる。同様のことを、ＡＬＵ，加算器等の機能ブロ
ックに適用することにより、データパス全体の検出率を
上げることが可能となる。
き込む。ここでは制御信号１５１がアクティブになるよ
うな値を制御回路３に設定しておく。次いで、スキャン
チェインシフト用のクロックＳＣＫにより外部より各Ｆ
／Ｆに乗算器出力からデータ出力端子までのパスを活性
化するような値を設定する。ここでは制御信号１５２，
１５３がアクティブになるような値を制御回路３に設定
しておく。この方法を繰り返し行うことにより、乗算器
単体のテストを簡単に行うことができる。又、乗算器単
体で見た場合、乗算器は組み合わせ回路なので通常のＡ
ＴＰＧ（Auto Test Pattern Generator ）ツールを用い
て検出率の高いテストパターンを生成してやることが可
能となる。同様のことを、ＡＬＵ，加算器等の機能ブロ
ックに適用することにより、データパス全体の検出率を
上げることが可能となる。
【００１３】
【発明の効果】以上説明したように本発明は、スキャン
テスト適用回路からスキャンテスト適用外回路への信号
を検出し、スキャンテスト適用外回路からスキャンテス
ト適用回路への信号を制御することができるように構成
しているので、テストパターン検出率の低下なく半導体
集積回路装置内部の一部にスキャンテスト方式を適用
し、それ以外の部分に関してもテストパターン検出率の
高いパターンを生成することが容易になるという効果が
ある。
テスト適用回路からスキャンテスト適用外回路への信号
を検出し、スキャンテスト適用外回路からスキャンテス
ト適用回路への信号を制御することができるように構成
しているので、テストパターン検出率の低下なく半導体
集積回路装置内部の一部にスキャンテスト方式を適用
し、それ以外の部分に関してもテストパターン検出率の
高いパターンを生成することが容易になるという効果が
ある。
【図１】本発明の半導体集積回路装置の第１実施例のブ
ロック図である。
ロック図である。
【図２】本発明の第２実施例のブロック図である。
【図３】従来の半導体集積回路装置のブロック図であ
る。
る。
【図４】スキャン用フリップフロップの構成図である。
【図５】フリップフロップの真理値表である。
【図６】従来の半導体集積回路装置の他の例のブロック
図である。
図である。
１ 半導体集積回路装置 ２ スキャンテスト適用回路 ３ 制御回路 ４ スキャンテスト適用外回路 ５ 組み合わせ回路 ６ Ｆ／Ｆ群 ７，８ Ｆ／Ｆ群 ９，１０ マルチプレクサ １１ スキャン対象外回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｔ 8427−4Ｍ
Claims (1)
- 【請求項１】 スキャンテスト方式を実行する半導体集
積回路装置において、スキャンテストの適用可能な適用
回路と、スキャンテストの適用が不可能な適用外回路
と、前記適用回路と適用外回路との間に設けられた制御
用の回路とを備え、この制御用回路には、スキャンテス
ト適用回路からの信号を取り込むためのスキャンテスト
用フリップフロップと、このフリップフロップの出力信
号とスキャンテスト適用回路からの信号を選択してその
選択した信号をスキャンテスト適用外回路へ供給するた
めのマルチプレクサと、スキャンテスト適用外回路から
の信号を取り込むためのフリップフロップと、このフリ
ップフロップの出力信号とスキャンテスト適用外回路か
らの信号を選択してその選択した信号をスキャンテスト
適用回路へ供給するためのマルチプレクサを有すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195985A JPH0618632A (ja) | 1992-06-30 | 1992-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195985A JPH0618632A (ja) | 1992-06-30 | 1992-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0618632A true JPH0618632A (ja) | 1994-01-28 |
Family
ID=16350300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195985A Pending JPH0618632A (ja) | 1992-06-30 | 1992-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118296A (en) * | 1996-03-28 | 2000-09-12 | Nec Corporation | Semiconductor integrated logic circuit |
-
1992
- 1992-06-30 JP JP4195985A patent/JPH0618632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118296A (en) * | 1996-03-28 | 2000-09-12 | Nec Corporation | Semiconductor integrated logic circuit |
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