JPH061870B2 - Amplifier circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路に適したミュート機能を持つ増幅回
路に関する。The present invention relates to an amplifier circuit having a mute function suitable for an integrated circuit.
従来、増幅回路は種々提案されているが、その中でも第
2図に示す回路は、ミュート機能を持つ増幅回路として
知られている。Conventionally, various amplifier circuits have been proposed, but among them, the circuit shown in FIG. 2 is known as an amplifier circuit having a mute function.
この回路は、トランジスタQ5,Q6と定電流源I2と
で差動増幅回路を構成し、トランジスタQ5,Q6のコ
レクタはセンター・タップ付きのトランスT2の1次側
に接続されかつ、トランジスタT2の2次側はスピーカ
SP2に接続され、トランジスタQ5のベースは第1の
入力端子2に導出され、トランジスタQ6のベースはト
ランジスタQ7のコレクタ抵抗Rに接続され、抵抗Rの
もう一方の端子は第2の入力端子2に導出され、トラン
ジスタQ7のベースはミュート制御端子5に導出され
る。This circuit constitutes a differential amplifier circuit with transistors Q 5 and Q 6 and a constant current source I 2, and the collectors of the transistors Q 5 and Q 6 are connected to the primary side of a transformer T 2 with a center tap. The secondary side of the transistor T 2 is connected to the speaker SP 2 , the base of the transistor Q 5 is led to the first input terminal 2, the base of the transistor Q 6 is connected to the collector resistance R of the transistor Q 7 , The other terminal of the resistor R is led to the second input terminal 2, and the base of the transistor Q 7 is led to the mute control terminal 5.
いま、ミュート制御端子5に“ハイ”の信号が入ると、
トランジスタQ7がオンし、トランジスタQ6のベース
端子はQ7の飽和抵抗を介してグランドに接地される。Now, when a "high" signal is input to the mute control terminal 5,
The transistor Q 7 is turned on, and the base terminal of the transistor Q 6 is grounded via the saturation resistance of Q 7 .
又、第2の入力端子2に印加された信号(又は外来雑
音)は、抵抗R1とトランジスタQ7の飽和抵抗によ
り、大幅に減衰され、トランジスタQ6のベースには殆
んど信号は伝わらない。従つてミュート機能を有するこ
とがわかる。Further, the signal (or external noise) applied to the second input terminal 2 is greatly attenuated by the saturation resistance of the resistor R 1 and the transistor Q 7 , and almost no signal is transmitted to the base of the transistor Q 6. Absent. Therefore, it can be seen that it has a mute function.
尚、第1の入力端子1は接地されている。The first input terminal 1 is grounded.
上述した従来のミュート機能付き増幅回路は、ミュート
時に増幅率を大きく下げる為には抵抗の値を非常に大き
くするか、又はミュート制御用のトランジスタのオーバ
ー・ドライブ電流を大にするかの方法がとられるが、前
者は、出力のオフセット電圧を増加させ、又後者は消費
電流が増加するので好しくない。In the conventional amplification circuit with a mute function described above, in order to greatly reduce the amplification factor at the time of mute, there is a method of making the resistance value extremely large or making the overdrive current of the transistor for mute control large. However, the former increases the offset voltage of the output, and the latter increases the current consumption, which is not preferable.
又、いずれも差動対のトランジスタのバイアス電流、即
ち定電流源の電流値が大きいときは増幅率が大となり、
信号が出力に漏れてしまうという欠点があった。Further, in both cases, when the bias current of the transistor of the differential pair, that is, the current value of the constant current source is large, the amplification factor becomes large,
There was a drawback that the signal leaked to the output.
本発明は差動増幅回路の差動対を、ミュート時には強度
の負帰還をかけ利得を大幅に下げ、又増幅時には負帰還
を解除して所望の特性を得、更に両状態の切換時にも負
荷回路の直流状態を変化させないものである。The present invention applies a strong negative feedback to the differential pair of the differential amplifier circuit to significantly reduce the gain during mute, cancels the negative feedback during amplification to obtain desired characteristics, and also loads at the time of switching between the two states. It does not change the DC state of the circuit.
本発明の増幅回路は、ベースが第1の入力端子に導出さ
れたマルチエミッタ型の第1のトランジスタと、ベース
が第2の入力端子に導出された前記第1のトランジスタ
と同極性のマルチエミッタ型の第2のトランジスタとを
具備し、前記第1のトランジスタの第1のエミッタと前
記第2のトランジスタの第1のエミッタとが接続される
と共にミュート制御回路の第1の出力端子と接続され、
前記第1のトランジスタの第2のエミッタと前記第2の
トランジスタの第2のエミッタとがそれぞれ前記ミュー
ト制御回路の第2と第3の出力端子に各々独立に接続さ
れ、前記第1のトランジスタと前記第2のトランジスタ
のコレクタが各々負荷回路に接続されたことを特徴とす
る。The amplifier circuit of the present invention includes a multi-emitter type first transistor whose base is led to a first input terminal and a multi-emitter of the same polarity as the first transistor whose base is led to a second input terminal. A second transistor of a second type, the first emitter of the first transistor and the first emitter of the second transistor being connected, and being connected to the first output terminal of the mute control circuit. ,
The second emitter of the first transistor and the second emitter of the second transistor are independently connected to the second and third output terminals of the mute control circuit, respectively. The collectors of the second transistors are each connected to a load circuit.
次に、本発明をその実施例に従い図面を用いて詳細に説
明する。Next, the present invention will be described in detail with reference to the drawings according to its embodiments.
第1図は本発明の第1の実施例を示す回路図である。マ
ルチエミッタ型のトランジスタQ1とQ2の第1のエミ
ッタ同志とトランジスタQ4のコレクタとが接続され、
トランジスタQ1とQ2の第2のエミッタは各々マルチ
コレクタ型のトランジスタQ3の第1のコレクタと第2
のコレクタとに独立に接続されている。又トランジスタ
Q3とQ4とは差動構成であり、各々のベースは、それ
ぞれ、第1及び第2のミュート制御端子3及び4として
導出され、又トランジスタQ1,Q2のベースはそれぞ
れ、第1及び第2の入力端子1及び2として導出され、
コレクタは2次側にスピーカSP1を付けたトランスT
1の1次側に接続され、トランスT1のセンタ・タップ
は高位側電源6に接続される。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. The first emitters of the multi-emitter transistors Q 1 and Q 2 are connected to the collector of the transistor Q 4 ,
The second emitters of the transistors Q 1 and Q 2 are respectively the first collector and the second collector of the multi-collector type transistor Q 3 .
Independently connected to the collector of. The transistors Q 3 and Q 4 have a differential configuration, the bases of the transistors Q 3 and Q 4 are respectively derived as the first and second mute control terminals 3 and 4, and the bases of the transistors Q 1 and Q 2 are respectively. Derived as first and second input terminals 1 and 2,
The collector is a transformer T with a speaker SP 1 on the secondary side.
1 and the center tap of the transformer T 1 is connected to the higher power supply 6.
かかる構成に於いて、第1のミュート制御端子3に“ハ
イ”、第2のミュート制御端子2に“ロウ”の信号が入
ったとすると、定電流源I1からの電流はトランジスタ
Q3により、半分ずつがトランジスタQ1,Q2に流れ
る。又トランジスタQ4はオフとなるので、当然トラン
ジスタQ1とQ2のエミッタは交流的に分離される。In such a configuration, assuming that a signal of "high" is input to the first mute control terminal 3 and a signal of "low" is input to the second mute control terminal 2, the current from the constant current source I 1 is given by the transistor Q 3 . Half of each flows through the transistors Q 1 and Q 2 . Also the transistor Q 4 are turned off, naturally emitter of the transistors Q 1 and Q 2 are AC isolated.
この状態での増幅率を考えると、トランジスタQ1,Q
2は各々エミッタ側から定電流でバイアスされている
為、強度の負帰還がかかっており、増幅率はほぼゼロで
ある。従って、理想的なミュート動作状態となる。Considering the amplification factor in this state, the transistors Q 1 , Q
2 is biased with a constant current from the emitter side, so that strong negative feedback is applied, and the amplification factor is almost zero. Therefore, an ideal mute operation state is set.
又、第1のミュート制御端子3に“ロウ”、第2のミュ
ート制御端子4に“ハイ”の信号が入ったとすると、ト
ランジスタQ3がオフとなり、トランジスタQ4がオン
となる為、定電流源I1の電流はトランジスタQ4を通
してトランジスタQ1,Q2のエミッタ接続点に流れ、
通常の差動増幅回路となる。又、両動作状態の切替時も
トランスT1の1次側に流れる電流は常に一定値である
為、ノイズは発生しない。Also, "low" in the first mute control terminal 3, when the signal of "high" to the second mute control terminal 4 has entered, since the transistor Q 3 is turned off, the transistor Q 4 is turned on, a constant current The current of the source I 1 flows through the transistor Q 4 to the emitter connection point of the transistors Q 1 and Q 2 ,
It becomes a normal differential amplifier circuit. Further, even when switching between both operating states, the current flowing through the primary side of the transformer T 1 is always a constant value, so that noise does not occur.
第3図は、本発明の第2の実施例である。第1図の実施
例に対し、動作電流電圧を低電圧化したものである。回
路の動作は第1図と同様であるので省略する。FIG. 3 shows a second embodiment of the present invention. The operating current voltage is lower than that of the embodiment shown in FIG. The operation of the circuit is similar to that of FIG.
以上説明したように本発明は、差動対のトランジスタに
マルチエミッタトランジスタを用い、エミッタをミュー
ト制御回路の出力に接続することにより、簡単な回路で
ほぼ理想的と言えるミュート動作状態を持つ、又切替ノ
イズも発生しない増幅回路を得ることが出来る。As described above, according to the present invention, a multi-emitter transistor is used as a transistor of a differential pair, and the emitter is connected to the output of the mute control circuit so that a simple circuit has a substantially ideal mute operation state. An amplifier circuit that does not generate switching noise can be obtained.
第1図は本発明の第1の実施例を示す回路図、第2図は
従来のミュート機能付増幅回路の回路図、第3図は本発
明の第2の実施例を示す回路図である。 Q1〜Q15……トランジスタ、R……抵抗、I1〜I3
……定電流源、T1〜T3……トランス、SP1〜SP
3……スピーカ、1……第1の入力端子、2……第2の
入力端子、3……第1のミュート制御端子、4……第2
のミュート制御端子、5……ミュート制御端子、6……
高位側電源、7……低位側電源。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a circuit diagram of a conventional amplifier circuit with a mute function, and FIG. 3 is a circuit diagram showing a second embodiment of the present invention. . Q 1 to Q 15 ... Transistor, R ... Resistor, I 1 to I 3
…… Constant current source, T 1 to T 3 …… Transformer, SP 1 to SP
3 ... Speaker, 1 ... First input terminal, 2 ... Second input terminal, 3 ... First mute control terminal, 4 ... Second
Mute control terminal, 5 ... Mute control terminal, 6 ...
High-side power supply, 7 ... Low-side power supply.
Claims (1)
チエミッタ型の第1のトランジスタと、ベースが第2の
入力端子に導出された前記第1のトランジスタと同極性
のマルチエミッタ型の第2のトランジスタとを具備し、
前記第1のトランジスタの第1のエミッタと前記第2の
トランジスタの第1のエミッタとが接続されるとともに
ミュート制御回路の第1の出力端子と接続され、前記第
1のトランジスタの第2のエミッタと前記第2のトラン
ジスタの第2のエミッタとがそれぞれ前記ミュート制御
回路の第2と第3の出力端子に各々独立に接続され、前
記第1のトランジスタと前記第2のトランジスタのコレ
クタが各々負荷回路に接続されたことを特徴とする増幅
回路。1. A multi-emitter type first transistor whose base is led to a first input terminal and a multi-emitter type transistor whose base is led to the second input terminal and which has the same polarity as that of the first transistor. A second transistor,
The first emitter of the first transistor and the first emitter of the second transistor are connected to each other and to the first output terminal of the mute control circuit, and the second emitter of the first transistor is connected. And a second emitter of the second transistor are independently connected to the second and third output terminals of the mute control circuit, respectively, and collectors of the first transistor and the second transistor are respectively loaded. An amplifier circuit characterized by being connected to a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776186A JPH061870B2 (en) | 1986-05-21 | 1986-05-21 | Amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776186A JPH061870B2 (en) | 1986-05-21 | 1986-05-21 | Amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274807A JPS62274807A (en) | 1987-11-28 |
| JPH061870B2 true JPH061870B2 (en) | 1994-01-05 |
Family
ID=14719669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11776186A Expired - Lifetime JPH061870B2 (en) | 1986-05-21 | 1986-05-21 | Amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061870B2 (en) |
-
1986
- 1986-05-21 JP JP11776186A patent/JPH061870B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274807A (en) | 1987-11-28 |
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