JPH061870B2 - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPH061870B2 JPH061870B2 JP11776186A JP11776186A JPH061870B2 JP H061870 B2 JPH061870 B2 JP H061870B2 JP 11776186 A JP11776186 A JP 11776186A JP 11776186 A JP11776186 A JP 11776186A JP H061870 B2 JPH061870 B2 JP H061870B2
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- JP
- Japan
- Prior art keywords
- transistor
- emitter
- circuit
- mute
- amplifier circuit
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- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路に適したミュート機能を持つ増幅回
路に関する。
路に関する。
従来、増幅回路は種々提案されているが、その中でも第
２図に示す回路は、ミュート機能を持つ増幅回路として
知られている。
２図に示す回路は、ミュート機能を持つ増幅回路として
知られている。
この回路は、トランジスタＱ５，Ｑ６と定電流源Ｉ２と
で差動増幅回路を構成し、トランジスタＱ５，Ｑ６のコ
レクタはセンター・タップ付きのトランスＴ２の１次側
に接続されかつ、トランジスタＴ２の２次側はスピーカ
ＳＰ２に接続され、トランジスタＱ５のベースは第１の
入力端子２に導出され、トランジスタＱ６のベースはト
ランジスタＱ７のコレクタ抵抗Ｒに接続され、抵抗Ｒの
もう一方の端子は第２の入力端子２に導出され、トラン
ジスタＱ７のベースはミュート制御端子５に導出され
る。
で差動増幅回路を構成し、トランジスタＱ５，Ｑ６のコ
レクタはセンター・タップ付きのトランスＴ２の１次側
に接続されかつ、トランジスタＴ２の２次側はスピーカ
ＳＰ２に接続され、トランジスタＱ５のベースは第１の
入力端子２に導出され、トランジスタＱ６のベースはト
ランジスタＱ７のコレクタ抵抗Ｒに接続され、抵抗Ｒの
もう一方の端子は第２の入力端子２に導出され、トラン
ジスタＱ７のベースはミュート制御端子５に導出され
る。
いま、ミュート制御端子５に“ハイ”の信号が入ると、
トランジスタＱ７がオンし、トランジスタＱ６のベース
端子はＱ７の飽和抵抗を介してグランドに接地される。
トランジスタＱ７がオンし、トランジスタＱ６のベース
端子はＱ７の飽和抵抗を介してグランドに接地される。
又、第２の入力端子２に印加された信号（又は外来雑
音）は、抵抗Ｒ１とトランジスタＱ７の飽和抵抗によ
り、大幅に減衰され、トランジスタＱ６のベースには殆
んど信号は伝わらない。従つてミュート機能を有するこ
とがわかる。
音）は、抵抗Ｒ１とトランジスタＱ７の飽和抵抗によ
り、大幅に減衰され、トランジスタＱ６のベースには殆
んど信号は伝わらない。従つてミュート機能を有するこ
とがわかる。
尚、第１の入力端子１は接地されている。
上述した従来のミュート機能付き増幅回路は、ミュート
時に増幅率を大きく下げる為には抵抗の値を非常に大き
くするか、又はミュート制御用のトランジスタのオーバ
ー・ドライブ電流を大にするかの方法がとられるが、前
者は、出力のオフセット電圧を増加させ、又後者は消費
電流が増加するので好しくない。
時に増幅率を大きく下げる為には抵抗の値を非常に大き
くするか、又はミュート制御用のトランジスタのオーバ
ー・ドライブ電流を大にするかの方法がとられるが、前
者は、出力のオフセット電圧を増加させ、又後者は消費
電流が増加するので好しくない。
又、いずれも差動対のトランジスタのバイアス電流、即
ち定電流源の電流値が大きいときは増幅率が大となり、
信号が出力に漏れてしまうという欠点があった。
ち定電流源の電流値が大きいときは増幅率が大となり、
信号が出力に漏れてしまうという欠点があった。
本発明は差動増幅回路の差動対を、ミュート時には強度
の負帰還をかけ利得を大幅に下げ、又増幅時には負帰還
を解除して所望の特性を得、更に両状態の切換時にも負
荷回路の直流状態を変化させないものである。
の負帰還をかけ利得を大幅に下げ、又増幅時には負帰還
を解除して所望の特性を得、更に両状態の切換時にも負
荷回路の直流状態を変化させないものである。
本発明の増幅回路は、ベースが第１の入力端子に導出さ
れたマルチエミッタ型の第１のトランジスタと、ベース
が第２の入力端子に導出された前記第１のトランジスタ
と同極性のマルチエミッタ型の第２のトランジスタとを
具備し、前記第１のトランジスタの第１のエミッタと前
記第２のトランジスタの第１のエミッタとが接続される
と共にミュート制御回路の第１の出力端子と接続され、
前記第１のトランジスタの第２のエミッタと前記第２の
トランジスタの第２のエミッタとがそれぞれ前記ミュー
ト制御回路の第２と第３の出力端子に各々独立に接続さ
れ、前記第１のトランジスタと前記第２のトランジスタ
のコレクタが各々負荷回路に接続されたことを特徴とす
る。
れたマルチエミッタ型の第１のトランジスタと、ベース
が第２の入力端子に導出された前記第１のトランジスタ
と同極性のマルチエミッタ型の第２のトランジスタとを
具備し、前記第１のトランジスタの第１のエミッタと前
記第２のトランジスタの第１のエミッタとが接続される
と共にミュート制御回路の第１の出力端子と接続され、
前記第１のトランジスタの第２のエミッタと前記第２の
トランジスタの第２のエミッタとがそれぞれ前記ミュー
ト制御回路の第２と第３の出力端子に各々独立に接続さ
れ、前記第１のトランジスタと前記第２のトランジスタ
のコレクタが各々負荷回路に接続されたことを特徴とす
る。
次に、本発明をその実施例に従い図面を用いて詳細に説
明する。
明する。
第１図は本発明の第１の実施例を示す回路図である。マ
ルチエミッタ型のトランジスタＱ１とＱ２の第１のエミ
ッタ同志とトランジスタＱ４のコレクタとが接続され、
トランジスタＱ１とＱ２の第２のエミッタは各々マルチ
コレクタ型のトランジスタＱ３の第１のコレクタと第２
のコレクタとに独立に接続されている。又トランジスタ
Ｑ３とＱ４とは差動構成であり、各々のベースは、それ
ぞれ、第１及び第２のミュート制御端子３及び４として
導出され、又トランジスタＱ１，Ｑ２のベースはそれぞ
れ、第１及び第２の入力端子１及び２として導出され、
コレクタは２次側にスピーカＳＰ１を付けたトランスＴ
１の１次側に接続され、トランスＴ１のセンタ・タップ
は高位側電源６に接続される。
ルチエミッタ型のトランジスタＱ１とＱ２の第１のエミ
ッタ同志とトランジスタＱ４のコレクタとが接続され、
トランジスタＱ１とＱ２の第２のエミッタは各々マルチ
コレクタ型のトランジスタＱ３の第１のコレクタと第２
のコレクタとに独立に接続されている。又トランジスタ
Ｑ３とＱ４とは差動構成であり、各々のベースは、それ
ぞれ、第１及び第２のミュート制御端子３及び４として
導出され、又トランジスタＱ１，Ｑ２のベースはそれぞ
れ、第１及び第２の入力端子１及び２として導出され、
コレクタは２次側にスピーカＳＰ１を付けたトランスＴ
１の１次側に接続され、トランスＴ１のセンタ・タップ
は高位側電源６に接続される。
かかる構成に於いて、第１のミュート制御端子３に“ハ
イ”、第２のミュート制御端子２に“ロウ”の信号が入
ったとすると、定電流源Ｉ１からの電流はトランジスタ
Ｑ３により、半分ずつがトランジスタＱ１，Ｑ２に流れ
る。又トランジスタＱ４はオフとなるので、当然トラン
ジスタＱ１とＱ２のエミッタは交流的に分離される。
イ”、第２のミュート制御端子２に“ロウ”の信号が入
ったとすると、定電流源Ｉ１からの電流はトランジスタ
Ｑ３により、半分ずつがトランジスタＱ１，Ｑ２に流れ
る。又トランジスタＱ４はオフとなるので、当然トラン
ジスタＱ１とＱ２のエミッタは交流的に分離される。
この状態での増幅率を考えると、トランジスタＱ１，Ｑ
２は各々エミッタ側から定電流でバイアスされている
為、強度の負帰還がかかっており、増幅率はほぼゼロで
ある。従って、理想的なミュート動作状態となる。
２は各々エミッタ側から定電流でバイアスされている
為、強度の負帰還がかかっており、増幅率はほぼゼロで
ある。従って、理想的なミュート動作状態となる。
又、第１のミュート制御端子３に“ロウ”、第２のミュ
ート制御端子４に“ハイ”の信号が入ったとすると、ト
ランジスタＱ３がオフとなり、トランジスタＱ４がオン
となる為、定電流源Ｉ１の電流はトランジスタＱ４を通
してトランジスタＱ１，Ｑ２のエミッタ接続点に流れ、
通常の差動増幅回路となる。又、両動作状態の切替時も
トランスＴ１の１次側に流れる電流は常に一定値である
為、ノイズは発生しない。
ート制御端子４に“ハイ”の信号が入ったとすると、ト
ランジスタＱ３がオフとなり、トランジスタＱ４がオン
となる為、定電流源Ｉ１の電流はトランジスタＱ４を通
してトランジスタＱ１，Ｑ２のエミッタ接続点に流れ、
通常の差動増幅回路となる。又、両動作状態の切替時も
トランスＴ１の１次側に流れる電流は常に一定値である
為、ノイズは発生しない。
第３図は、本発明の第２の実施例である。第１図の実施
例に対し、動作電流電圧を低電圧化したものである。回
路の動作は第１図と同様であるので省略する。
例に対し、動作電流電圧を低電圧化したものである。回
路の動作は第１図と同様であるので省略する。
以上説明したように本発明は、差動対のトランジスタに
マルチエミッタトランジスタを用い、エミッタをミュー
ト制御回路の出力に接続することにより、簡単な回路で
ほぼ理想的と言えるミュート動作状態を持つ、又切替ノ
イズも発生しない増幅回路を得ることが出来る。
マルチエミッタトランジスタを用い、エミッタをミュー
ト制御回路の出力に接続することにより、簡単な回路で
ほぼ理想的と言えるミュート動作状態を持つ、又切替ノ
イズも発生しない増幅回路を得ることが出来る。
第１図は本発明の第１の実施例を示す回路図、第２図は
従来のミュート機能付増幅回路の回路図、第３図は本発
明の第２の実施例を示す回路図である。 Ｑ１〜Ｑ15……トランジスタ、Ｒ……抵抗、Ｉ１〜Ｉ３
……定電流源、Ｔ１〜Ｔ３……トランス、ＳＰ１〜ＳＰ
３……スピーカ、１……第１の入力端子、２……第２の
入力端子、３……第１のミュート制御端子、４……第２
のミュート制御端子、５……ミュート制御端子、６……
高位側電源、７……低位側電源。
従来のミュート機能付増幅回路の回路図、第３図は本発
明の第２の実施例を示す回路図である。 Ｑ１〜Ｑ15……トランジスタ、Ｒ……抵抗、Ｉ１〜Ｉ３
……定電流源、Ｔ１〜Ｔ３……トランス、ＳＰ１〜ＳＰ
３……スピーカ、１……第１の入力端子、２……第２の
入力端子、３……第１のミュート制御端子、４……第２
のミュート制御端子、５……ミュート制御端子、６……
高位側電源、７……低位側電源。
Claims (1)
- 【請求項１】ベースが第１の入力端子に導出されたマル
チエミッタ型の第１のトランジスタと、ベースが第２の
入力端子に導出された前記第１のトランジスタと同極性
のマルチエミッタ型の第２のトランジスタとを具備し、
前記第１のトランジスタの第１のエミッタと前記第２の
トランジスタの第１のエミッタとが接続されるとともに
ミュート制御回路の第１の出力端子と接続され、前記第
１のトランジスタの第２のエミッタと前記第２のトラン
ジスタの第２のエミッタとがそれぞれ前記ミュート制御
回路の第２と第３の出力端子に各々独立に接続され、前
記第１のトランジスタと前記第２のトランジスタのコレ
クタが各々負荷回路に接続されたことを特徴とする増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776186A JPH061870B2 (ja) | 1986-05-21 | 1986-05-21 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11776186A JPH061870B2 (ja) | 1986-05-21 | 1986-05-21 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274807A JPS62274807A (ja) | 1987-11-28 |
| JPH061870B2 true JPH061870B2 (ja) | 1994-01-05 |
Family
ID=14719669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11776186A Expired - Lifetime JPH061870B2 (ja) | 1986-05-21 | 1986-05-21 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061870B2 (ja) |
-
1986
- 1986-05-21 JP JP11776186A patent/JPH061870B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274807A (ja) | 1987-11-28 |
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