JPH06187124A - 非同期演算器とディジタルデータを交換する方法、この方法を実現するディジタルレジスタ、及びこのレジスタを有する計算ユニット - Google Patents

非同期演算器とディジタルデータを交換する方法、この方法を実現するディジタルレジスタ、及びこのレジスタを有する計算ユニット

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JPH06187124A
JPH06187124A JP5168896A JP16889693A JPH06187124A JP H06187124 A JPH06187124 A JP H06187124A JP 5168896 A JP5168896 A JP 5168896A JP 16889693 A JP16889693 A JP 16889693A JP H06187124 A JPH06187124 A JP H06187124A
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キュルテ ジョエル
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カルル ローラン
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    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger

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Abstract

(57)【要約】 【目的】 一定周波数のクロックにより駆動されるユニ
ットの計算割合を増加する使用を目的とする。 【構成】 ディジタルレジスタは、ディジタルデータの
各ビットについて、並行に取り付けられた一対のフリッ
プフロップ（２、１２）を具備する。各フリップフロッ
プそれぞれメモリセル（３、１３）と、メモリセルにビ
ット値を書き込むロード手段（４、１４）と、メモリセ
ルに書き込まれたビット値を供給する読み出し手段
（５、１５）とを有する。二つのフリップフロップのロ
ード手段及び読み出し手段は周期的に同一クロック周波
数（Ｆ）で使用許可にされる。二つのフリップフロップ
の各読み出し手段は実質的に交互に使用許可にされる。
各フリップフロップの読み出し手段はこのフリップフロ
ップのロード手段が使用許可にされている間に使用禁止
にされる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は非同期演算器とディジタ
ルデータを交換する方法に関する。本発明はまたこの方
法を実現するためのディジタルレジスタに関し、同様に
このレジスタを具備する計算ユニットに関する。
【０００２】
【従来の技術】集積回路に使用される技術の進歩の主と
する目的は処理速度を向上することである。これらの回
路はクオーツクロックであってその周波数が実際には制
限されるものによってしばしば駆動されている。今日、
２５ＭＨｚにより大きな自然周波数のクオーツで集積回
路を駆動することはコストの理由のため現実的な解決で
はない。
【０００３】このクロック周波数は処理割合に関して回
路の性能を制限するファクタとなり得る。かくして、回
路は非同期演算器、演算器又は論理演算器であって、こ
れらを駆動するのに使用されるクオーツクロックの周波
数より大きい、入力及び出力でのデータ交換割合に到達
し得るものを具備し得る。これらの演算器の可能性はそ
のため利用されるには不足している。
【０００４】
【発明が解決しようとする課題】以上の点に鑑み、本発
明の目的は計算ユニット、演算装置であって、一又はそ
れ以上の非同期演算器を有しさらに一定周波数のクロッ
ク信号により駆動されるものの処理割合を向上するこ
と、換言すれば、低周波のクロックを使用することによ
り一定の割合で計算ユニットを動作する方法を提案する
ことである。
【０００５】
【課題を解決するための手段及び作用】本発明によれ
ば、この目的は少なくとも一ビットを有するディジタル
データをディジタルレジスタの手段により非同期演算器
と交換する方法により達成され、この方法ではこのディ
ジタルレジスタは、各ビットについて、並行に取り付け
られる一対のフリップーフロップであって、これらのそ
れぞれがメモリセルをそれぞれに有するものと、メモリ
セルにビットの値を書き込むロード手段と、メモリセル
に書き込まれたビットの値を供給する読み出し手段とを
具備し、さらにこの方法ではロード手段及び二つのフリ
ップフロップの読み出し手段は同一のクロック周波数で
周期的に使用許可にされまた使用禁止にされ、さらにこ
の方法では二つのフリップフロップの各読み出し手段は
実質的に交互に使用許可にされ、さらに各フリップフロ
ップの読み出し手段はこのフリップフロップのロード手
段が使用許可にされる間に使用禁止にされる。
【０００６】メモリセルを有するフリップフロップの並
行構成はクロック周波数の二倍である割合で演算器とデ
ィジタルデータを交換することを可能にする。クロック
の各周期中に、二つの連続値は二つの並行取付メモリセ
ルにそれぞれ書き込まれる。これらの二つの値は半周期
のタイムシフトでさらにクロック周波数の二倍に等しい
割合でレジスタの出力に供給される。
【０００７】本発明の第２の特徴は上記方法を実現する
ためのディジタルレジスタに関する。非同期の演算器と
少なくとも一つのビットを含むディジタルデータを交換
するため、このディジタルレジスタは、各ビットについ
て、並行に取り付けられた一対のフリップフロップであ
ってこれらのフリップフロップそれぞれがメモリセルを
それぞれに有するものと、メモリセルにビットの値を書
き込むロード手段と、メモリセルに書き込まれたビット
の値を供給する読み出し手段とを具備し、このディジタ
ルレジスタにおいて二つのフリップフロップのロード手
段序及び読み出し手段は周期的に同一のクロック周波数
で使用許可にされさらに使用禁止にされるように構成さ
れ、このようにして二つのフリップフロップの各読み出
し手段が実質的に交互に使用許可にされ、さらにこのデ
ィジタルレジスタにおいて各フリップフロップはこのフ
リップフロップのロード手段が使用許可にされる間に使
用禁止にされる。
【０００８】このディジタルレジスタは非同期演算器の
入力又は出力のいずれかに配設される。本発明の第３の
特徴は、同期演算器、少なくとも一つのレジスタ及び出
力レジスタを具備する計算ユニットに関し、これにおい
て各入力レジスタ及び出力レジスタが上記した形のディ
ジタルレジスタである。
【０００９】
【実施例】本発明の他の特徴及び利益は好ましく非限定
説明用の実施例の下記記載で判明し添付図面と結合して
読んで理解されるであろう。図１を説明する。本発明に
係る計算ユニット１は非同期演算器ＯＰを具備する。演
算器ＯＰは演算又は論理演算器であり得る。計算ユニッ
ト１は二つの入力バスＢＥ１、ＢＥ２を介してさらに出
力バスＢＳを介して出力側と接続される。表された例で
は、計算ユニット１はそれぞれぞれ入力バスＢＥ１、Ｂ
Ｅ２に接続され、さらに二つのバスＢＳ１、ＢＳ２を介
して演算器ＯＰに供給する二つのレジスタＥ１、Ｅ２を
具備する。計算ユニット１はさらに出力バスＢＳに接続
されまたバスＢＲを介して演算器ＯＰからデータを受け
る出力レジスタＳを具備する。
【００１０】演算器ＯＰは入力レジスタＥ１、Ｅ２を介
して二つの二つのオペランドを受け、さらに出力レジス
タＳを介して結果を送出する。二つのオペランド及びそ
の結果はディジタルデータでありそれぞれはある数のビ
ットを有する。レジスタＥ１、Ｅ２、Ｓは図２に表され
る型のレジスタ要素の並行構成からなり、一つのレジス
タ要素が各ビットに対応する。
【００１１】図２を説明する。本発明に係る各レジスタ
要素は並行でレジスタ要素の入力ＩＮ及び出力ＯＵＴ間
に取り付けられる一対のフリップフロップ２、１２を具
備する。これらの二つのフリップフロップ２、１２のそ
れぞれはメモリセル３、１３と、メモリセル３、１３に
ビットの値を書き込むロード手段４、１４と、メモリセ
ル３、１３に書き込まれたビット値を供給するために読
み出す手段５、１５とをそれぞれ具備する。メモリセル
３、１３のそれぞれは、知られているように、インバー
タ６、１６と；抵抗インバータ７、１７であってその入
力がインバータ６、１６の出力に接続され、かつその出
力がインバータ６、１６の入力に接続されるものとを具
備する。
【００１２】知られているように、各フリップフロップ
２、１２のロード手段４、１４はｎ−チャンネル電界効
果トランジスタ及びｐ−チャンネル電界効果トランジス
タであってそのソース／ドレン回路がｎ−チャンネル電
界効果トランジスタのそれと並行に取り付けられている
ものを具備する。各フリップフロップ２、１２の読み出
し手段５、１５はロード手段４、１４のそれに同一の構
造を有する。
【００１３】メモリセル３、１３が逆転すると、二つの
フリップフロップ２、１２はインバータ２０を介してレ
ジスタ要素の出力ＯＵＴに接続される。二つのフリップ
フロップ２、２のロード手段４、１４及び読み出し手段
５、１５は周期的に同一のクロック周波数Ｆ＝１／Ｔで
使用許可にされさらに使用禁止にされる。クオーツ（表
されていない）は周波数Ｆで直通信号方式のインバータ
ゲートを介してデューティサイクル０．５．のクロック
信号Ｈ０を送出し、さらに第１のクロック信号Ｈ０に相
補形である第２のクロック信号ＮＨ０が得られうる。第
１のクロック信号Ｈ０は第１のフリップフロップ２のロ
ード手段４のｎ−チャンネル電界効果トランジスタのゲ
ートに、第１のフリップフロップ２のロード手段５のｐ
−チャンネル電界効果トランジスタのゲートに、第２の
フリップフロップ１２のロード手段１４のｐ−チャンネ
ル電界効果トランジスタのゲートに、さらに第２のフリ
ップフロップ１２の読み出し手段１５のｎ−チャンネル
電界効果トランジスタのゲートにアドレス指定される。
相補形クロック信号ＮＨ０は第１のフリップフロップ２
のロード手段４のｐ−チャンネル電界効果トランジスタ
のゲートに、第１のフリップフロップ２の読み出し手段
５のｎ−チャンネル電界効果トランジスタのゲートに、
第２のフリップフロップ１２のロード手段１４のｎ−チ
ャンネル電界効果トランジスタのゲートに、第２のフリ
ップフロップ１２の読み出し手段１５のｐ−チャンネル
電界効果トランジスタのゲートにアドレス指定される。
かくして、第１のフリップフロップ２のロード手段４及
び第２のフリップフロップ１２の読み出し手段１５は第
１のクロック信号Ｈ０が高状態にあるとき使用許可にさ
れる。第１のフリップフロップ２の読み出し手段５及び
第２のフリップフロップ１２のロード手段１４は第２の
クロック信号ＮＨ０が高状態にあるとき使用許可にされ
る。
【００１４】クロック信号Ｈ０、ＮＨ０が相互に相補形
であるので、二つのフリップフロップ２、１２の各読み
出し手段５、１５は交互に使用許可にされ、さらに各フ
リップフロップ２、１２の読み出し手段５、１５はこの
フリップフロップのロード手段４、４が使用許可にされ
ている間に使用禁止にされる。図３のタイミング図はオ
ペランドが入力バスＢＥ１、ＢＥ２にクロック周波数Ｆ
の二倍に等しい割合で供給されるとき図１の計算ユニッ
トの動作を説明する。図３の第１の二つのラインは相補
形のクロック信号Ｈ０、ＮＨ０を表し、さらに第３のラ
インは入力バスＢＥ１、ＢＥ２に連続的に受信されるオ
ペランドの値Ｅ１（ｉ）、Ｅ２（ｉ）を表す。クロック
信号Ｈ０の各立ち下がりエッジで、オペランドの値は半
周期Ｔ／２の間に第１のフリップフロップ２のメモリセ
ル３で記憶される。この半周期中に（低状態でのＨ０、
高状態でのＮＨ０）、第１のフリップフロップ２の読み
出し手段５は使用許可にされるので、オペランドのこれ
らの値Ｓ１（ｉ）、Ｓ２（ｉ）はバスＢＳ１、バスＢＳ
２を介して演算器ＯＰに供給される。この半周期の終端
に（信号Ｈ０の立ち上がりエッジ）、オペランドの値は
次の半周期に第２のフリップフロップ１２のメモリセル
１３に記憶される。次の半周期中に第２のフリップフロ
ップ１２の読み出し手段１５は使用許可にされ（高状態
でのＨ０、低状態でのＮＨ０）さらにオペランドの値は
バスＢＳ１、ＢＳ２を介して演算器ＯＰに供給される。
オペランドの値Ｓ１（ｉ）、Ｓ２（ｉ）はそのため図３
の第４のラインにより示されるバスＢＳ１、ＢＳ２のバ
スに供給される。半周期以下のある遅延で、演算器ＯＰ
は図３の第５のラインに示すように、バスＢＲに結果Ｒ
（ｉ）を送出する。これらの結果は入力レジスタＥ１、
Ｅ２のように動作する出力レジスタＳを通過した後に出
力バスＢＳ（図３の最終ライン）にアドレス指定され
る。本発明はそのためクロック周波数Ｆの二倍である入
力及び出力でのデータ交換割合で演算器ＯＰを動作する
ことを可能にする。一定の処理割合を有する演算器は自
然周波数がこの割合の半分に等しいクオーツをクロック
として使用することが可能になる。
【００１５】本発明の別の典型的な実施例が図４に説明
される。この例では、計算手段２１は、半クロック周期
毎に、二つのオペランドＡ、Ｂを掛けることになってい
る無記名の４×４の演算器を具備し、各オペランドＡ、
Ｂは８ビットを有する積Ｐ＝Ａ×Ｂを形成するために４
ビットを有する。この掛け算は以下のように書け得る。
【００１６】 Ａ３Ａ２Ａ１Ａ０ ×Ｂ３Ｂ２Ｂ１Ｂ０ −−−−−−−−− Ｐ８Ｐ７Ｐ６Ｐ５Ｐ４Ｐ３Ｐ２Ｐ１Ｐ０ ここにＡｉ、Ｂｉ、ＰｉはオペランドＡ、Ｂ及び積Ｐの
ビットの値をそれぞれ示す。
【００１７】この掛け算の実現するために、４の部分積
が決定されねばならない： ＰＰ１＝０ ０ ０ ０ Ａ３ Ａ２ Ａ１ Ａ０ もしＢ０＝１ ０ ０ ０ ０ ０ ０ ０ ０ もしＢ０＝０ ＰＰ２＝０ ０ ０ Ａ３ Ａ２ Ａ１ Ａ０ ０ もしＢ１＝１ ０ ０ ０ ０ ０ ０ ０ ０ もしＢ１＝０ ＰＰ３＝０ ０ Ａ３ Ａ２ Ａ１ Ａ０ ０ ０ もしＢ２＝１ ０ ０ ０ ０ ０ ０ ０ ０ もしＢ２＝０ ＰＰ４＝０ Ａ３ Ａ２ Ａ１ Ａ０ ０ ０ ０ もしＢ３＝１ ０ ０ ０ ０ ０ ０ ０ ０ もしＢ３＝０ そしてそれらは加算されねばならない： Ｐ＝Ａ×Ｂ＝ＰＰ４＋（ＰＰ３＋（ＰＰ２＋ＰＰ１））． これらの三つの加算を実現するために要求される時間が
半クロック周期Ｔ／２よりも大きいならば、掛け算器を
二つのカスケード−取付非同期モジュールに分割しさら
に命令重複又は「パイプライン」で動作を実現すること
が可能である（半周期中にＰＰ１、ＰＰ２の決定、及び
Ｐ１＝ＰＰ１＋ＰＰ２の計算；次の半周期中にＰＰ３、
ＰＰ４の決定、及びＰ３＝（Ｐ１＋ＰＰ３）＋ＰＰ４の
計算）。
【００１８】図４に表されたそれのような計算ユニット
が次に使用される。オペランドＡ、Ｂは入力バスＢ１
〔０：３〕、Ｂ２〔０：３〕を介して計算ユニット２１
にアドレス指定され、各バスは４つの導体を有する。積
Ｐは計算ユニット２１により８つの導体を有する出力バ
スＢＳ〔０：７〕に供給される。それぞれつきオペラン
ドＡ、Ｂを記憶する入力レジスタＲＥＧ Ａ、ＲＥＧ
Ｂは図２に表される型の並行フリップフロップの４つの
対からなる。オペランドの４つのビットは４つの導体バ
スＡ〔０：３〕により第１のモジュールＭＵＬＴ１にア
ドレス指定され、さらにオペランドＢの二つの最下位ビ
ットは二つの導体バスＢ〔０：１〕によりモジュールＭ
ＵＬＴ１にアドレス指定される。第１のモジュールＭＵ
ＬＴ１は部分積ＰＰ１及びＰＰ２を計算し、同様に和
（ＰＰ１＋ＰＰ２）＝Ｐ１も計算する。この和Ｐ１は、
８つのビットにコード化され、８つの導体バスＰ１
〔０：７〕にモジュールＭＵＬＴ１により送出される。
【００１９】バッファレジスタＴ１は二つのカスケード
−取付モジュールＭＵＬＴ１、ＭＵＬＴ２間に配設され
る。バッファレジスタＴ１は図２に表される型の並行フ
リップフロップの１０（＝８＋２）の対からなるディジ
タルレジスタである。レジスタＴ１の並行フリップフロ
ップの第１の８つの対は第１のモジュールＭＵＬＴ１に
より供給される部分和Ｐ１の８つのビットの一時的記憶
に役立ち、さらにレジスタＴ１の並行フリップフロップ
の最後の二つの対はオペランドＢの二つの最上位ビット
の一時的記憶に役立ち、入力レジスタＲＥＧ Ｂに接続
される二つの導体バスＢ〔２：３〕によりアドレス指定
される（オペランドＢの二つの最上位ビットは部分積Ｐ
Ｐ３、ＰＰ４を掲載するためにのみ要求される）。バッ
ファレジスタＴ１に記憶されたビットの値は８つの導体
バスＰＩＲ〔０：７〕を介してさらに二つの導体バスＢ
Ｒ〔２：３〕を介して第２のモジュールＭＵＬＴ２に供
給される。第２のモジュールＭＵＬＴ２は部分積ＰＰ
３、ＰＰ４次に和Ｐ２＝（Ｐ１＋ＰＰ３）及びＰ３＝
（Ｐ２＋ＰＰ４）を計算する。８つのビットにコード化
された数Ｐ３は二つのオペランドＡ、Ｂの積に対応す
る。この積は８つの導体バスＰ３〔０：７〕を介して出
力レジスタＲＥＧ Ｐにアドレス指定される。
【００２０】入力レジスタＲＥＧ Ａ、ＲＥＧ Ｂ、バ
ッファレジスタＴ１、及び出力レジスタＲＥＧ Ｐは全
て図２に表される型の並行フリップフロップの対からな
り、さらに同一クロック信号Ｈ０により全て使用許可に
される。計算ユニット２１は信号Ｈ０のクロック周波数
の二倍に等しい割合でオペランドＡ、Ｂの積を計算する
ことを可能にする。かくして、例えば、２０ＭＨｚのク
ロック周波数で４０ＭＨｚの割合を達成し得る掛け算器
が製造される（４０ＭＨｚで発振するクオーツは現在な
い）。計算ユニット２１の多種バスに存在する値は図５
のタイミング図に表される。一定の瞬間に、モジュール
ＭＵＬＴ１は、モジュールＭＵＬＴ２がオペランドｉ−
１の全体積Ｐ３を計算する間に、オペランドｉを有する
部分和Ｐ１を計算する。オペランドＡ、Ｂの二つの一定
値の積を計算するために、部分和Ｐ１の計算（モジュー
ルＭＵＬＴ１）及び全体積３の最終計算（モジュールＭ
ＵＬＴ２）との間に半周期Ｔ／２のシフトがある。この
遅延はバッファレジスタＴ１により余裕がある。
【００２１】本発明は好ましい典型的実施例を参照して
説明されてきたけれど、これらの例は限定せずさらに多
種変形が本発明の範囲から離れることなしになされ得る
ということが理解できるであろう。かくして、図４に説
明された本発明の実施例はカスケード−取付モジュール
の任意数を有するＮビット×Ｍビット掛け算器回路に一
般化され得、本発明に係るバッファレジスタは連続的カ
スケード−取付モジュールの各対間に配設される。
【００２２】本発明は掛け算器、又は論理ユニット以外
に演算ユニットに応用し得る。
【００２３】
【発明の効果】以上説明したように本発明によれば、駆
動に使用されるクオーツクロックの周波数より大きいデ
ータ交換割合を達成できる。
【図面の簡単な説明】
【図１】本発明に係る計算ユニットの図である。
【図２】本発明に係るディジタルレジスタ要素であっ
て、図１の計算ユニットの一部を形成するものの図であ
る。
【図３】図１の計算ユニットの動作を説明するタイミン
グ図を表す。
【図４】本発明に係る計算ユニットの別の実施例の図で
ある。
【図５】図４の計算ユニットの動作を説明するタイミン
グ図を表す。
【符号の説明】
１…計算ユニット ２、１２…フリップフロップ ３、１３…メモリセル ４、１４…ロード手段 ５、１５…読み出し手段 ６、７、１６、１７…インバータ ＯＰ…演算器 Ｅ１、Ｅ２、Ｓ…レジスタ ＢＥ１、ＢＥ２、ＢＳ１、ＢＳ２、ＢＳ…バス

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ディジタルレジスタ（Ｅ１、Ｅ２、Ｓ；
    ＲＥＧ Ａ、ＲＥＧＢ、Ｔ１、ＲＥＧ Ｐ）の手段によ
    り非同期演算器（ＯＰ；ＭＵＬＴ１、ＭＵＬＴ２）と少
    なくとも一つのビットを有するディジタルデータを交換
    する方法において、このディジタルレジスタは、各ビッ
    トについて、並行に取り付けられる一対のフリップフロ
    ップ（２、１２）で、これらのフリップフロップのそれ
    ぞれがメモリセル（３、１３）をそれぞれに有するもの
    と、メモリセル（３、１３）にビットの値を書き込むロ
    ード手段（４、１４）と、メモリセル（３、１３）に書
    き込まれたビット値を供給する読み出し手段（５、１
    ５）とを備え、二つのフリップフロップ（２、１２）の
    ロード手段（４、１４）及び読み出し手段（５、１５）
    は周期的に同一のクロック周波数（Ｆ）で使用許可にさ
    れさらに使用禁止にされ、二つのフリップフロップ
    （２、１２）の各読み出し手段（５、１５）は実質的に
    交互に使用許可にされ、各フリップフロップ（２、１
    ２）の読み出し手段（５、１５）はこのフリップフロッ
    プのロード手段（４、１４）が使用許可にされている間
    に使用禁止にされる非同期演算器とディジタルデータを
    交換する方法。
  2. 【請求項２】 各ビットについて、二つのフリップフロ
    ップ（２、１２）の各ロード手段（４、１４）は実質的
    に交互に使用許可にされる、請求項１に記載の方法。
  3. 【請求項３】 各ビットについて、第１のフリップフロ
    ップ（２）のロード手段（４）及び第２のフリップフロ
    ップ（１２）の読み出し手段（１５）は第１のクロック
    信号（Ｈ０）が高状態にあるときに使用許可にされ、さ
    らに第１のフリップフロップ（２）の読み出し手段
    （５）及び第２のフリップフロップ（１２）のロード手
    段（１４）は第２のクロック信号（ＮＨ０）が、第１の
    クロック信号（Ｈ０）に対して相補形にあり、高状態に
    あるとき使用許可にされる、請求項２に記載の方法。
  4. 【請求項４】 非同期演算器（ＯＰ；ＭＵＬＴ１、ＭＵ
    ＬＴ２）と少なくとも一つのビットを有するディジタル
    データを交換するディジタルレジスタ（Ｅ１、Ｅ２；Ｒ
    ＥＧ Ａ、ＲＥＧ Ｂ、Ｔ１、ＲＥＧ Ｐ）であって、
    各ビットについて、並行に取り付けられた一対のフリッ
    プフロップ（２、１２）で、これらのフリップフロップ
    のそれぞれがメモリセル（３、１３）をそれぞれに有す
    るものと、メモリセル（３、１３）にビットの値を書き
    込むロード手段（４、１４）と、メモリセル（３、１
    ３）に書き込まれたビットの値を供給する読み出し手段
    （５、１５）とを備え、二つのフリップフロップ（２、
    １２）のロード手段（４、１４）及び読み出し手段
    （５、１５）は周期的に同一のクロック周波数（Ｆ）で
    使用許可にされまた使用禁止にされので、このようにし
    て二つのフリップフロップの各読み出し手段（５、１
    ５）は実質的に交互に使用許可にされ、各フリップフロ
    ップ（２、１２）の読み出し手段（５、１５）はこのフ
    リップフロップのロード手段（４、１４）が使用許可に
    されている間に使用禁止にされるディジタルレジスタ。
  5. 【請求項５】 各ビットについて、二つのフリップフロ
    ップ（２、１２）の各ロード手段（４、１４）は実質的
    に交互に使用許可にされるように配設される請求項４に
    記載のディジタルレジスタ。
  6. 【請求項６】 各ビットについて、第１のフリップフロ
    ップ（２）のロード手段及び第２のフリップフロップ
    （１２）の読み出し手段（１５）は第１のクロック信号
    （Ｈ０）が高状態にあるとき使用許可にされ、さらに第
    １のフリップフロップ（２）の読み出し手段（５）及び
    第２のフリップフロップ（１２）のロード手段（１４）
    は第２のクロック信号（ＮＨ０）が、第１のクロック信
    号（Ｈ０）に対して相補形であり、高状態にあるときに
    使用許可にされる請求項５に記載のディジタルレジス
    タ。
  7. 【請求項７】 非同期演算器（ＯＰ；ＭＵＬＴ１、ＭＵ
    ＬＴ２）と、少なくとも一つのレジスタ（Ｅ１、Ｅ２、
    ＲＥＧ Ａ、ＲＥＧ Ｂ）と、出力レジスタ（Ｓ；ＲＥ
    Ｇ Ｐ）とを備え、各入力レジスタ及び出力レジスタは
    請求項４、５、６の一つに係るディジタルレジスタであ
    る計算ユニット（１；２１）。
  8. 【請求項８】 演算器はカスケードに取り付けられるい
    くつかの非同期モジュール（ＭＬＵＴ１、ＭＵＬＴ２）
    を具備し、請求項４、５、６の一つに記載のディジタル
    レジスタ（Ｔ１）が連続カスケード−取付モジュールの
    各対間に配設される請求項７に記載の計算ユニット（２
    １）。
JP5168896A 1992-07-10 1993-07-08 非同期演算器とディジタルデータを交換する方法、この方法を実現するディジタルレジスタ、及びこのレジスタを有する計算ユニット Pending JPH06187124A (ja)

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FR9208617A FR2694467A1 (fr) 1992-07-10 1992-07-10 Procédé pour échanger des données numériques avec un opérateur asynchrone, registre numérique pour la mise en Óoeuvre de ce procédé, et unité de calcul comportant de tels registres.

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JPS52105737A (en) * 1976-03-02 1977-09-05 Satsuporoshi Information repeater
JPS6079453A (ja) * 1983-10-05 1985-05-07 Mitsubishi Electric Corp メモリ装置

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