JPH0738155B2 - ディジタル乗算実行方法および装置 - Google Patents
ディジタル乗算実行方法および装置Info
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- JPH0738155B2 JPH0738155B2 JP4142943A JP14294392A JPH0738155B2 JP H0738155 B2 JPH0738155 B2 JP H0738155B2 JP 4142943 A JP4142943 A JP 4142943A JP 14294392 A JP14294392 A JP 14294392A JP H0738155 B2 JPH0738155 B2 JP H0738155B2
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- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Description
【０００１】本発明はマルチレベル論理回路に関し、特
に１個のクロック・パルスで作動するマルチ論理レベル
回路に関するものである。
に１個のクロック・パルスで作動するマルチ論理レベル
回路に関するものである。
【０００２】金属酸化膜シリコン法によって作られるダ
イナミック・マルチレベル論理回路は、所望の論理機能
の正しい実行を保証する多相クロックを要求する。優先
マルチレベル論理機能の実行は、論理をタイム・スロッ
トに分割して、最悪の場合すなわち実行すべき論理レベ
ルの最大数をカバーする所要数のクロック相を指定する
ことを要求する。クロック相は、基本信号源からのクロ
ック信号を分割することによって作られる。これはクロ
ック信号の多相を生じ、標準としてすべての相は１，
２，４などで割られる基本信号源の周波数に関連され、
これはクロックのすべての相が基本信号源の周波数の倍
数であることを意味する。この方式では、作動の周波数
は常時１つだけである１つの相が臨界になるまで増加さ
れる。
イナミック・マルチレベル論理回路は、所望の論理機能
の正しい実行を保証する多相クロックを要求する。優先
マルチレベル論理機能の実行は、論理をタイム・スロッ
トに分割して、最悪の場合すなわち実行すべき論理レベ
ルの最大数をカバーする所要数のクロック相を指定する
ことを要求する。クロック相は、基本信号源からのクロ
ック信号を分割することによって作られる。これはクロ
ック信号の多相を生じ、標準としてすべての相は１，
２，４などで割られる基本信号源の周波数に関連され、
これはクロックのすべての相が基本信号源の周波数の倍
数であることを意味する。この方式では、作動の周波数
は常時１つだけである１つの相が臨界になるまで増加さ
れる。
【０００３】ＭＯＳ回路は経済的に製造されると思われ
るが、事前充電用の別なクロック相および論理レベルの
評価を必要とするので、これらの回路は他の形の論理回
路と比較した場合に回路固有の低速により、多くの現行
ダイナミック論理応用には常時利用されない。
るが、事前充電用の別なクロック相および論理レベルの
評価を必要とするので、これらの回路は他の形の論理回
路と比較した場合に回路固有の低速により、多くの現行
ダイナミック論理応用には常時利用されない。
【０００４】また本発明はディジタル乗算回路にも関
し、特にディジタル乗算回路がドミノ制御回路により制
御されるマイクロプロセットと共に用いるディジタル乗
算回路に関する。
し、特にディジタル乗算回路がドミノ制御回路により制
御されるマイクロプロセットと共に用いるディジタル乗
算回路に関する。
【０００５】電界効果トランジスタ回路および特に大規
模集積回路の使用における主な制限は、乗算器に見られ
るようなダイナミック論理回路を電界トランジスタによ
る論理回路の実行で要求される多重クロックの必要正に
起因する高速応用まで拡大することに伴う制限である。
従来は、電界効果トランジスタの論理回路の実現に要求
された多重クロック相が存在した。事前充電の相は論理
回路を構成するのに用いられるトランジスタを相互接続
するデータ線のすべてを事前充電するのに必要であり、
第２クロック相は論理の実行の結果を評価するのに必要
である。論理回路が一緒に接続されて各段階が先行する
論理段の結果に左右される場合は、多相クロック機能が
要求される。第１クロック相は論理回路のすべてのデー
タ線を全部事前充電し、第２クロック相は第１論理レベ
ルを評価し、その後結果は第３クロック相によって評価
される第２論理レベルに加えられ、以下論理レベルの全
数にわたって同様である。かくて、電界効果トランジス
タが実行すべきＮ個の論理レベルの機能では、Ｎ＋１個
のクロック相、すなわちデータ・ラインのすべてを事前
充電する相および評価すべき各論理レベル用の相が要求
される。かくて論理レベルのタイム・スロット配列は多
くの論理回路に評価の順番を無為に待たせ、全体的な結
果としてこれらの回路は著しく低速となる。かくて、電
界効果トランジスタの論理回路が手持ち形計算機その他
同様な応用に用いられる場合にはこれまで問題がなかっ
た。しかし、回路対する要求が複雑化するにつれて、複
合論理機能を実行する速度の要求が重大となる。回路が
評価すべき適当なタイム・スロットを待つだけの余裕
は、高速のナノ秒範囲を必要とする応用では許されな
い。
模集積回路の使用における主な制限は、乗算器に見られ
るようなダイナミック論理回路を電界トランジスタによ
る論理回路の実行で要求される多重クロックの必要正に
起因する高速応用まで拡大することに伴う制限である。
従来は、電界効果トランジスタの論理回路の実現に要求
された多重クロック相が存在した。事前充電の相は論理
回路を構成するのに用いられるトランジスタを相互接続
するデータ線のすべてを事前充電するのに必要であり、
第２クロック相は論理の実行の結果を評価するのに必要
である。論理回路が一緒に接続されて各段階が先行する
論理段の結果に左右される場合は、多相クロック機能が
要求される。第１クロック相は論理回路のすべてのデー
タ線を全部事前充電し、第２クロック相は第１論理レベ
ルを評価し、その後結果は第３クロック相によって評価
される第２論理レベルに加えられ、以下論理レベルの全
数にわたって同様である。かくて、電界効果トランジス
タが実行すべきＮ個の論理レベルの機能では、Ｎ＋１個
のクロック相、すなわちデータ・ラインのすべてを事前
充電する相および評価すべき各論理レベル用の相が要求
される。かくて論理レベルのタイム・スロット配列は多
くの論理回路に評価の順番を無為に待たせ、全体的な結
果としてこれらの回路は著しく低速となる。かくて、電
界効果トランジスタの論理回路が手持ち形計算機その他
同様な応用に用いられる場合にはこれまで問題がなかっ
た。しかし、回路対する要求が複雑化するにつれて、複
合論理機能を実行する速度の要求が重大となる。回路が
評価すべき適当なタイム・スロットを待つだけの余裕
は、高速のナノ秒範囲を必要とする応用では許されな
い。
【０００６】乗算機能を実行することを要求されるマイ
クロプロセッサ装置における時間の最小化は、ディジタ
ル乗算の変形ブース・アルゴリズムを実行するハードウ
ェア乗算器の実現により、マイクロプロセッサの数多い
処理サイクルから比較的小数のマイクロプロセッサ・サ
イクルまで減少される。しかし、この時間減少でさえ、
近代技術応用に必要な速度を電界効果トランジスタ形の
マイクロプロセッサに与えるのには不足である。
クロプロセッサ装置における時間の最小化は、ディジタ
ル乗算の変形ブース・アルゴリズムを実行するハードウ
ェア乗算器の実現により、マイクロプロセッサの数多い
処理サイクルから比較的小数のマイクロプロセッサ・サ
イクルまで減少される。しかし、この時間減少でさえ、
近代技術応用に必要な速度を電界効果トランジスタ形の
マイクロプロセッサに与えるのには不足である。
【０００７】マルチレベル論理回路は、カスケード配列
に接続されている第１複数個の論理回路を含む。第２複
数個の擬似論理回路もカスケード配列に接続されてお
り、第１複数個の論理回路を評価する論理パルスを発生
させるのに使用される。クロック源は第１複数個の論理
回路および第２複数個の擬似論理回路に事前充電信号を
供給し、評価回路は第１複数個の論理回路の論理状態を
評価する評価信号を得るために擬似論理信号からの出力
信号とクロック信号とを組み合わせるのに使用される。
に接続されている第１複数個の論理回路を含む。第２複
数個の擬似論理回路もカスケード配列に接続されてお
り、第１複数個の論理回路を評価する論理パルスを発生
させるのに使用される。クロック源は第１複数個の論理
回路および第２複数個の擬似論理回路に事前充電信号を
供給し、評価回路は第１複数個の論理回路の論理状態を
評価する評価信号を得るために擬似論理信号からの出力
信号とクロック信号とを組み合わせるのに使用される。
【０００８】各レベルで評価すべきデータの利用度と一
致する評価パルスは供給されるマルチレベル論理回路が
開示されている。
致する評価パルスは供給されるマルチレベル論理回路が
開示されている。
【０００９】評価回路は高速プログラマブル論理配列を
得るために、マルチレベル論理回路と組み合わされる。
得るために、マルチレベル論理回路と組み合わされる。
【００１０】マイクロプロセッサ用のディジタル乗算回
路は、２つの数のディジタル乗算を実行する変形ブース
・アルゴリズムを利用するとともに、ｎを乗数のビット
数の半分に等しい正の整数として、選択された数ｎのブ
ース・オペレーション・セットに乗数を記録するブース
・レコーダを含む。各オペレーション・セットは乗算セ
ットによりカスケード配列に接続されている第２複数個
のｎ個の部分積セレクタに加えられ、この場合各部分積
セレクタ乗算セットは記録されたブースオペレーション
・セットの１つを実行する。部分積セレクタの出力は加
算装置によって加算され、またドミノ回路装置は部分積
セレクタに接続されているブース・オペレーション・セ
ットの完了時に部分積セレクタの各素子に評価パルスを
供給する。
路は、２つの数のディジタル乗算を実行する変形ブース
・アルゴリズムを利用するとともに、ｎを乗数のビット
数の半分に等しい正の整数として、選択された数ｎのブ
ース・オペレーション・セットに乗数を記録するブース
・レコーダを含む。各オペレーション・セットは乗算セ
ットによりカスケード配列に接続されている第２複数個
のｎ個の部分積セレクタに加えられ、この場合各部分積
セレクタ乗算セットは記録されたブースオペレーション
・セットの１つを実行する。部分積セレクタの出力は加
算装置によって加算され、またドミノ回路装置は部分積
セレクタに接続されているブース・オペレーション・セ
ットの完了時に部分積セレクタの各素子に評価パルスを
供給する。
【００１１】乗算器のようなマルチレベル論理回路で
は、マルチレベル論理回路の各レベルがドミノ制御回路
の使用により評価の準備を整えるときを検出することに
よって動作速度の面で性能が向上される。
は、マルチレベル論理回路の各レベルがドミノ制御回路
の使用により評価の準備を整えるときを検出することに
よって動作速度の面で性能が向上される。
【００１２】ドミノ制御回路は１個のクロック・パルス
とその補数の伝搬について最悪の場合の時間遅延を実現
して、ブース乗算器の対応する段が評価すべき位置にあ
るときを正確に作る。
とその補数の伝搬について最悪の場合の時間遅延を実現
して、ブース乗算器の対応する段が評価すべき位置にあ
るときを正確に作る。
【００１３】加算装置は、複数個の部分積セレクタの選
択された素子間に接続される複数個の加算回路を含む。
加算セット内のデータの最も早い可能な評価を保証する
ために、ドミノ制御回路は、時間遅延が加算回路にその
論理演算を実行させかつ評価を受ける準備を整えたデー
タを持つかぎり、最悪と思われる場合を表わす加算回路
をも含む。その時間が終ると、ドミノ制御回路は乗算器
内の次の論理レベルに評価可能パルスを供給する。
択された素子間に接続される複数個の加算回路を含む。
加算セット内のデータの最も早い可能な評価を保証する
ために、ドミノ制御回路は、時間遅延が加算回路にその
論理演算を実行させかつ評価を受ける準備を整えたデー
タを持つかぎり、最悪と思われる場合を表わす加算回路
をも含む。その時間が終ると、ドミノ制御回路は乗算器
内の次の論理レベルに評価可能パルスを供給する。
【００１４】これらの実施例および本発明の利点ならび
に目的は、図面と共に本明細書を読むことにより明らか
にされる。
に目的は、図面と共に本明細書を読むことにより明らか
にされる。
【００１５】図１において、本発明による乗算器１６１
を含むマイクロプロセッサが示されている。Ｉ／Ｏ端子
（図示されていない）からの命令はパッド１０３を介し
て命令データ・レジスタ１０５に供給され、次に高速デ
コーダ１０７、主デコーダ１０９、およびアドレス算術
ユニット１１１に加えられる。主デコーダ１０９は命令
を、マイクロプロセッサを通じて使用される制御信号に
デコードする。これらの制御信号は、データ束１１７を
介して乗算器１６１を含む適当な回路にデコードされた
信号を伝達する制御パイプライン・レジスタ１１５に記
憶される。
を含むマイクロプロセッサが示されている。Ｉ／Ｏ端子
（図示されていない）からの命令はパッド１０３を介し
て命令データ・レジスタ１０５に供給され、次に高速デ
コーダ１０７、主デコーダ１０９、およびアドレス算術
ユニット１１１に加えられる。主デコーダ１０９は命令
を、マイクロプロセッサを通じて使用される制御信号に
デコードする。これらの制御信号は、データ束１１７を
介して乗算器１６１を含む適当な回路にデコードされた
信号を伝達する制御パイプライン・レジスタ１１５に記
憶される。
【００１６】マイクロプロセッサ１００は基本的に２つ
の部分、すなわち１３１の区域で表わされる命令部分
と、１３３の区域で表わされるデータ部分とを備えてい
る。アドレス算術ユニット１１１は命令データ・レジス
タ１０５から変位マルチプレクサ１３５を介してデータ
を受けるとともに、命令リンク・レジスタ１５３または
汎用レジスタ１１９から高速デコーダ１０７の結果に基
づきインデックス・マルチプレクサ１３７を介してデー
タを受ける。
の部分、すなわち１３１の区域で表わされる命令部分
と、１３３の区域で表わされるデータ部分とを備えてい
る。アドレス算術ユニット１１１は命令データ・レジス
タ１０５から変位マルチプレクサ１３５を介してデータ
を受けるとともに、命令リンク・レジスタ１５３または
汎用レジスタ１１９から高速デコーダ１０７の結果に基
づきインデックス・マルチプレクサ１３７を介してデー
タを受ける。
【００１７】適当な算術演算がキャリー・ブレーク論理
１５５によって指示される通り実行されてから、アドレ
ス算術ユニット１１１の出力１２３は共通アドレス・バ
ス・レジスタ１２５でラッチされる。このレジスタの出
力はその後、データ・メモリまたは入出力アドレス・ス
ペースのいずれかをアドレス指定するためにパッド１３
９を介して集積回路のＩ／Ｏに加えられたり、定数とし
て用いる内部バスに加えられる。アドレス算術ユニット
の出力は命令アドレス・マルチプレクサ１４５にも加え
られる。このマルチプレクサの出力は命令アドレス・レ
ジスタ１４７でラッチされる。マルチプレクサのもう１
つの入力、すなわち命令アドレス・レジスタの増分型は
１４９によって提供される。マルチプレクサ１４５の制
御は順序付け回路１４３によって提供される。順序付け
回路１４３はパッド１４１を介して受けられる分岐およ
び割込みを制御する。命令アドレス・レジスタ１４７の
出力は、メモリ内の命令をアドレス指定するためにパッ
ド１５１を介してＩ／Ｏに加えられる。命令アドレス・
レジスタ１４７の出力も１サイクルの遅延後、命令リン
グ・レジスタ１５３でラッチされる。
１５５によって指示される通り実行されてから、アドレ
ス算術ユニット１１１の出力１２３は共通アドレス・バ
ス・レジスタ１２５でラッチされる。このレジスタの出
力はその後、データ・メモリまたは入出力アドレス・ス
ペースのいずれかをアドレス指定するためにパッド１３
９を介して集積回路のＩ／Ｏに加えられたり、定数とし
て用いる内部バスに加えられる。アドレス算術ユニット
の出力は命令アドレス・マルチプレクサ１４５にも加え
られる。このマルチプレクサの出力は命令アドレス・レ
ジスタ１４７でラッチされる。マルチプレクサのもう１
つの入力、すなわち命令アドレス・レジスタの増分型は
１４９によって提供される。マルチプレクサ１４５の制
御は順序付け回路１４３によって提供される。順序付け
回路１４３はパッド１４１を介して受けられる分岐およ
び割込みを制御する。命令アドレス・レジスタ１４７の
出力は、メモリ内の命令をアドレス指定するためにパッ
ド１５１を介してＩ／Ｏに加えられる。命令アドレス・
レジスタ１４７の出力も１サイクルの遅延後、命令リン
グ・レジスタ１５３でラッチされる。
【００１８】算術論理ユニット１２７は汎用レジスタ１
１９からＡマルチプレクサ１６３を介してデータを受け
るとともに、汎用レジスタ１１９、機械制御レジスタ１
１３、プログラム状態レジスタ、または割込状態レジス
タからＣマルチプレクサを介してあるいは乗算器１６１
からＢマルチプレクサを介してデータを受ける。算術論
理ユニットへのキャリーは、主デコーダの制御下でキャ
リー論理１２１から行われる。算術論理ユニットの出力
は溢れの場合に、飽和論理１２９によって調節される。
出力は次に、Ｘマルチプレクサ１５７およびＹマルチプ
レクサ１５９を介して汎用レジスタ１１９に帰還され
る。
１９からＡマルチプレクサ１６３を介してデータを受け
るとともに、汎用レジスタ１１９、機械制御レジスタ１
１３、プログラム状態レジスタ、または割込状態レジス
タからＣマルチプレクサを介してあるいは乗算器１６１
からＢマルチプレクサを介してデータを受ける。算術論
理ユニットへのキャリーは、主デコーダの制御下でキャ
リー論理１２１から行われる。算術論理ユニットの出力
は溢れの場合に、飽和論理１２９によって調節される。
出力は次に、Ｘマルチプレクサ１５７およびＹマルチプ
レクサ１５９を介して汎用レジスタ１１９に帰還され
る。
【００１９】多重を要求する命令が主デコーダ１０７に
よってデコードされると、汎用レジスタの５およびＣマ
ルチプレクサの結果は乗算器によって掛け合わされ、そ
の結果はそのブロックの内部のレジスタでラッチされ
る。
よってデコードされると、汎用レジスタの５およびＣマ
ルチプレクサの結果は乗算器によって掛け合わされ、そ
の結果はそのブロックの内部のレジスタでラッチされ
る。
【００２０】これから言及する図２は、そこに含まれる
ドミノ制御論理回路の使用により乗算器１６１の基本作
動原理を提供する。反転クロックの信号クロックがドミ
ノ回路マルチレベル論理システム１０に加えられるイン
バータ３と共に、ドミノ制御マルチレベル論理のブロッ
ク図が示されている。クロック源１は、導線５を介して
擬似負荷制御マルチレベル論理装置にクロック信号を供
給する。データ源７は、データ・バス９を介してドミノ
制御マルチレベル論理装置１０に並列データ信号、すな
わちＤＡＴＡ １〜ＤＡＴＡ Ｎを供給する。ドミノ制
御マルチレベル論理装置１０はＭ×Ｎ個の論理素子１３
を含む。論理素子は、Ｎビットの幅を持つＭレベルのマ
ルチレベル論理装置に対応するＮ×Ｍマトリックスを構
成するデータ語によってカスケード配列に共に接続され
ているＮ個の論理素子の幅を有する語に分けられる。さ
らに、これもカスケード配列に接続されるＭ個のドミノ
回路１５がある。各論理素子１３および各ドミノ回路１
５はトランジスタ１７のゲートを働かせるクロック信号
によって事前に充電され、Ｖｃｃすなわち図示されてい
ない電圧源から供給される電圧を対応する論理素子１３
およびドミノ回路１５に加えさせる。１，１論理素子１
９、１，（Ｎ−１）論理素子２１、および１，Ｎ論理素
子２５は、矢印３１によって示される通り対応する論理
素子を基準電圧すなわちＶｄｄに接続するクロック信号
作動トランジスタ２７によって評価される。１，１ドミ
ノ回路２９もクロック信号によって評価されるのは、
１，１ドミノ回路２９が最悪の場合の状態を表わすよう
に接続されているからであり、すなわち第１行に接続さ
れる論理素子１３のどれについても評価パルスは反転増
幅器３３によって、正しい評価を保証するため一度にド
ミノ制御マルチレベル論理装置の第２行に置かれる論理
素子１３に供給されるからである。もちろん、第２行の
論理素子は第１行の論理素子と共にカスケード配列に接
続され、かくてインバータ３から供給されたクロック信
号とインバータ３３の出力とをＡＮＤ接続するＡＮＤゲ
ードを形成するようにトランジスタ１７と共に接続され
るトランジスタ３７のゲートに評価パルスが供給される
と同時に評価することができる。データ源９からのデー
タは存在する第１行の論理素子の対応する入力端子に接
続され、またＱ端子は入力端子で第２行の対応する論理
素子に接続され、したがってカスケード接続を作ること
に注目しなければならない。この構成は全Ｍ行を通じて
完全に保たれる。各行のドミノ回路１５はカスケード配
列に同様に接続され、おのおのは信号の伝搬遅延があっ
て評価パルスがインバータ３３の出力に供給されるとき
対応する論理がすべての論理動作を完了することを保証
するかぎり最悪と思われる条件を表わす。ドミノ制御マ
ルチレベル論理装置１０の評価は（Ｍ−１）ドミノ回路
装置のみを要求するが、論理素子１３の出力に供給され
るデータがＭ行のメンバーでありかつ記憶場所に記憶す
べき場合、Ｍドミノ回路３９の最終出力インバータ３３
に記憶休止が供給されることがある。かくて論理素子の
各行に関する評価パルスの発生は評価パルスを作る各ド
ミノの降下と共に降下する１行の最終ドミノに比較され
る。これは電界効果トランジスタ論理回路を評価する非
同期操作を与える。
ドミノ制御論理回路の使用により乗算器１６１の基本作
動原理を提供する。反転クロックの信号クロックがドミ
ノ回路マルチレベル論理システム１０に加えられるイン
バータ３と共に、ドミノ制御マルチレベル論理のブロッ
ク図が示されている。クロック源１は、導線５を介して
擬似負荷制御マルチレベル論理装置にクロック信号を供
給する。データ源７は、データ・バス９を介してドミノ
制御マルチレベル論理装置１０に並列データ信号、すな
わちＤＡＴＡ １〜ＤＡＴＡ Ｎを供給する。ドミノ制
御マルチレベル論理装置１０はＭ×Ｎ個の論理素子１３
を含む。論理素子は、Ｎビットの幅を持つＭレベルのマ
ルチレベル論理装置に対応するＮ×Ｍマトリックスを構
成するデータ語によってカスケード配列に共に接続され
ているＮ個の論理素子の幅を有する語に分けられる。さ
らに、これもカスケード配列に接続されるＭ個のドミノ
回路１５がある。各論理素子１３および各ドミノ回路１
５はトランジスタ１７のゲートを働かせるクロック信号
によって事前に充電され、Ｖｃｃすなわち図示されてい
ない電圧源から供給される電圧を対応する論理素子１３
およびドミノ回路１５に加えさせる。１，１論理素子１
９、１，（Ｎ−１）論理素子２１、および１，Ｎ論理素
子２５は、矢印３１によって示される通り対応する論理
素子を基準電圧すなわちＶｄｄに接続するクロック信号
作動トランジスタ２７によって評価される。１，１ドミ
ノ回路２９もクロック信号によって評価されるのは、
１，１ドミノ回路２９が最悪の場合の状態を表わすよう
に接続されているからであり、すなわち第１行に接続さ
れる論理素子１３のどれについても評価パルスは反転増
幅器３３によって、正しい評価を保証するため一度にド
ミノ制御マルチレベル論理装置の第２行に置かれる論理
素子１３に供給されるからである。もちろん、第２行の
論理素子は第１行の論理素子と共にカスケード配列に接
続され、かくてインバータ３から供給されたクロック信
号とインバータ３３の出力とをＡＮＤ接続するＡＮＤゲ
ードを形成するようにトランジスタ１７と共に接続され
るトランジスタ３７のゲートに評価パルスが供給される
と同時に評価することができる。データ源９からのデー
タは存在する第１行の論理素子の対応する入力端子に接
続され、またＱ端子は入力端子で第２行の対応する論理
素子に接続され、したがってカスケード接続を作ること
に注目しなければならない。この構成は全Ｍ行を通じて
完全に保たれる。各行のドミノ回路１５はカスケード配
列に同様に接続され、おのおのは信号の伝搬遅延があっ
て評価パルスがインバータ３３の出力に供給されるとき
対応する論理がすべての論理動作を完了することを保証
するかぎり最悪と思われる条件を表わす。ドミノ制御マ
ルチレベル論理装置１０の評価は（Ｍ−１）ドミノ回路
装置のみを要求するが、論理素子１３の出力に供給され
るデータがＭ行のメンバーでありかつ記憶場所に記憶す
べき場合、Ｍドミノ回路３９の最終出力インバータ３３
に記憶休止が供給されることがある。かくて論理素子の
各行に関する評価パルスの発生は評価パルスを作る各ド
ミノの降下と共に降下する１行の最終ドミノに比較され
る。これは電界効果トランジスタ論理回路を評価する非
同期操作を与える。
【００２１】これから言及する図３は、図２に関して説
明されたドミノ原理を含む図１の乗算器１６１のブロッ
ク図である。被乗数は、図１のＣマルチプレクサ１６７
からデータ・バス１７５を介して、６個の部分積セレク
タ、行１９３，１９５，１９７，２０１，２０９および
２１３に加えられる。乗数は汎用レジスタ５，１５９か
ら導線束１７７を介してブース・レコーダ２１７に加え
られる。図３の実施例において、乗数は１３ビットであ
り被乗数は１６ビットである。しかしここで提供される
例は、どんな大きさの乗数およびどんな大きさの被乗数
にも適用し得る。図３で説明される回路はすべて、図２
に示される通り第１段階のクロックＱＰによって事前充
電され、また評価パルスによって図４について説明され
る通り選択された時間中続けられる。部分積セレクタの
すべてはクロックＱＥによって同時に評価される。第１
部分積セレクタ１９３は乗数ビット１０，１１および１
２を用いるブース・レコーダ２１９によって制御され
る。第２部分積セレクタ１９５は乗数ビット８，９およ
び１０を用いるブース・レコーダ２２１によって制御さ
れる。第３部分積セレクタ１９７は乗数ビット６，７お
よび８を用いるブース・レコーダ２２３によって制御さ
れる。第４部分積セレクタ２０１は乗数ビット４，５お
よび６を用いるブース・レコーダ２２５によって制御さ
れる。第５部分積セレクタ２０９は乗数ビット２，３お
よび４を用いるブース・レコーダ２２７によって制御さ
れる。第６部分積セレクタは乗数ビット０，１，および
２を使用するブース・レコーダ２２９によって制御され
る。最初の３個のセレクタ１９３，１９５，および１９
７からの部分積はキャリー・セーブ加算器（ＣＳＡ）１
９９により加算される。ＣＳＡは、部分積セレクタ遅延
回路１７９によって供給される評価パルスにより評価さ
れる。ＣＳＡ１９９の出力およびセレクタ２０１からの
部分積はＣＳＡ２０７によって加算される。ＣＳＡ２０
７の評価パルスはＣＳＡ遅延回路１８１によって供給さ
れる。ＣＳＡ２０７の出力およびセレクタ２０９からの
部分積はＣＳＡ２１１によって加算される。ＣＳＡ２１
１の評価パルスはＣＳＡ遅延回路１８３によって供給さ
れる。ＣＳＡ２１１の出力およびセレクタ２１３からの
部分積はＣＳＡ２１５によって加算される。ＣＳＡ２１
５の評価パルスはＣＳＡ遅延回路１８５によって供給さ
れる。ＣＳＡ２１５の出力は中間レジスタ２１９に入
る。これは１クロック・サイクルの活動を完成する。後
続クロック・サイクルで、中間レジスタ１１９の内容は
キャリー・リップル加算器（ＣＲＡ）２２７によって加
算される。これは積レジスタ２２９でラッチされる積を
作る。積レジスタは次に、Ｂマルチプレクサ１６５を介
して算術論理ユニット１２７に加えられる。
明されたドミノ原理を含む図１の乗算器１６１のブロッ
ク図である。被乗数は、図１のＣマルチプレクサ１６７
からデータ・バス１７５を介して、６個の部分積セレク
タ、行１９３，１９５，１９７，２０１，２０９および
２１３に加えられる。乗数は汎用レジスタ５，１５９か
ら導線束１７７を介してブース・レコーダ２１７に加え
られる。図３の実施例において、乗数は１３ビットであ
り被乗数は１６ビットである。しかしここで提供される
例は、どんな大きさの乗数およびどんな大きさの被乗数
にも適用し得る。図３で説明される回路はすべて、図２
に示される通り第１段階のクロックＱＰによって事前充
電され、また評価パルスによって図４について説明され
る通り選択された時間中続けられる。部分積セレクタの
すべてはクロックＱＥによって同時に評価される。第１
部分積セレクタ１９３は乗数ビット１０，１１および１
２を用いるブース・レコーダ２１９によって制御され
る。第２部分積セレクタ１９５は乗数ビット８，９およ
び１０を用いるブース・レコーダ２２１によって制御さ
れる。第３部分積セレクタ１９７は乗数ビット６，７お
よび８を用いるブース・レコーダ２２３によって制御さ
れる。第４部分積セレクタ２０１は乗数ビット４，５お
よび６を用いるブース・レコーダ２２５によって制御さ
れる。第５部分積セレクタ２０９は乗数ビット２，３お
よび４を用いるブース・レコーダ２２７によって制御さ
れる。第６部分積セレクタは乗数ビット０，１，および
２を使用するブース・レコーダ２２９によって制御され
る。最初の３個のセレクタ１９３，１９５，および１９
７からの部分積はキャリー・セーブ加算器（ＣＳＡ）１
９９により加算される。ＣＳＡは、部分積セレクタ遅延
回路１７９によって供給される評価パルスにより評価さ
れる。ＣＳＡ１９９の出力およびセレクタ２０１からの
部分積はＣＳＡ２０７によって加算される。ＣＳＡ２０
７の評価パルスはＣＳＡ遅延回路１８１によって供給さ
れる。ＣＳＡ２０７の出力およびセレクタ２０９からの
部分積はＣＳＡ２１１によって加算される。ＣＳＡ２１
１の評価パルスはＣＳＡ遅延回路１８３によって供給さ
れる。ＣＳＡ２１１の出力およびセレクタ２１３からの
部分積はＣＳＡ２１５によって加算される。ＣＳＡ２１
５の評価パルスはＣＳＡ遅延回路１８５によって供給さ
れる。ＣＳＡ２１５の出力は中間レジスタ２１９に入
る。これは１クロック・サイクルの活動を完成する。後
続クロック・サイクルで、中間レジスタ１１９の内容は
キャリー・リップル加算器（ＣＲＡ）２２７によって加
算される。これは積レジスタ２２９でラッチされる積を
作る。積レジスタは次に、Ｂマルチプレクサ１６５を介
して算術論理ユニット１２７に加えられる。
【００２２】これから言及する図４において、図４と共
に使用すべき図３のタイミング図が示されている。図３
において、データは頁の下部で導線１７５を介して入力
し、部分積セレクタおよびキャリー・セーブ加算器を通
って流れ、結局は図３の上部で積セレクタ２２９から現
われる。中間レジスタ２１９とキャリー・リップル加算
器２２７との間の分離は、第１段階３６５の完了と第２
段階３６７の開始を示す。この分離は線と矢印の組合せ
３６９によって示される。図４において、垂直線３２１
および３２６は乗算サイクルの開始を表わし、この場合
事前充電クロックは矢印３３７によって示される通りキ
ャリー・セーブ加算器およびセレクタを含む乗算器１６
１の内部の回路を事前充電し、寸法線３３９によって示
される通り導線バス１７５に入力を供給し、さらに寸法
線３４１により示される通りキャリー・リップル加算器
２２７を事前充電する。垂直線３２３で、事前充電クロ
ックは波形３２９によって示される通り除去されて評価
クロックが波形３３１によって示される通り供給され
る。すべての部分積セレクタは、寸法線３５１によって
示される通り、垂直線３２３と３３８との間の時間で評
価される。キャリー・セーブ加算器（ＣＳＡ）は、垂直
線３３８と３４５との間の時間周期において評価される
最初のキャリー・セーブ加算器１９９によって順次評価
される。キャリー・セーブ加算器１９９の評価パルスは
ＰＰＳ遅延回路１７９によって供給される。第１ＣＳＡ
遅延回路１８１は、垂直線３４５と垂直線３４７との間
の時間中に第２ＣＳＡ２０７に第２評価パルスを供給す
る。ＣＳＡ評価パルスは寸法線３５５によって示されて
いる。第３ＣＳＡ評価パルスは、垂直線３４７と３４９
との間の距離である寸法線３５７によって示される時間
中に第３ＣＳＡ２１１に供給される。第４ＣＳＡ２１５
は第３ＣＳＡ遅延回路１８５によって供給されるパルス
により評価される。このパルスは図４の垂直線３４９と
垂直線３６５との間に生じ、寸法線３５９によって表わ
される。評価の結果は垂直線３２５と垂直線３２６との
間の時間中に中間レジスタ２１９に記憶され、それによ
って乗算が完成され、次のサイクルで中間レジスタ２１
９の中に含まれるデータはＣＲＡ２２７によって加算さ
れかつ図１の算術論理ユニット２２７に加わるように積
レジスタ２２９に加えられる。図４は第１段階が図３の
線３６９の下で行われる動作を表わし、第II段階が線３
６９の後で生じることを示し、各段階はクロック段階の
第１段階および第２段階によって開始される。したがっ
て、上記に開示されかつ検討された乗算器は、複雑な乗
算機能を実行し得るとともに、クロック・サイクル当た
り１の割合で算術論理ユニットに情報を提供することが
できる。
に使用すべき図３のタイミング図が示されている。図３
において、データは頁の下部で導線１７５を介して入力
し、部分積セレクタおよびキャリー・セーブ加算器を通
って流れ、結局は図３の上部で積セレクタ２２９から現
われる。中間レジスタ２１９とキャリー・リップル加算
器２２７との間の分離は、第１段階３６５の完了と第２
段階３６７の開始を示す。この分離は線と矢印の組合せ
３６９によって示される。図４において、垂直線３２１
および３２６は乗算サイクルの開始を表わし、この場合
事前充電クロックは矢印３３７によって示される通りキ
ャリー・セーブ加算器およびセレクタを含む乗算器１６
１の内部の回路を事前充電し、寸法線３３９によって示
される通り導線バス１７５に入力を供給し、さらに寸法
線３４１により示される通りキャリー・リップル加算器
２２７を事前充電する。垂直線３２３で、事前充電クロ
ックは波形３２９によって示される通り除去されて評価
クロックが波形３３１によって示される通り供給され
る。すべての部分積セレクタは、寸法線３５１によって
示される通り、垂直線３２３と３３８との間の時間で評
価される。キャリー・セーブ加算器（ＣＳＡ）は、垂直
線３３８と３４５との間の時間周期において評価される
最初のキャリー・セーブ加算器１９９によって順次評価
される。キャリー・セーブ加算器１９９の評価パルスは
ＰＰＳ遅延回路１７９によって供給される。第１ＣＳＡ
遅延回路１８１は、垂直線３４５と垂直線３４７との間
の時間中に第２ＣＳＡ２０７に第２評価パルスを供給す
る。ＣＳＡ評価パルスは寸法線３５５によって示されて
いる。第３ＣＳＡ評価パルスは、垂直線３４７と３４９
との間の距離である寸法線３５７によって示される時間
中に第３ＣＳＡ２１１に供給される。第４ＣＳＡ２１５
は第３ＣＳＡ遅延回路１８５によって供給されるパルス
により評価される。このパルスは図４の垂直線３４９と
垂直線３６５との間に生じ、寸法線３５９によって表わ
される。評価の結果は垂直線３２５と垂直線３２６との
間の時間中に中間レジスタ２１９に記憶され、それによ
って乗算が完成され、次のサイクルで中間レジスタ２１
９の中に含まれるデータはＣＲＡ２２７によって加算さ
れかつ図１の算術論理ユニット２２７に加わるように積
レジスタ２２９に加えられる。図４は第１段階が図３の
線３６９の下で行われる動作を表わし、第II段階が線３
６９の後で生じることを示し、各段階はクロック段階の
第１段階および第２段階によって開始される。したがっ
て、上記に開示されかつ検討された乗算器は、複雑な乗
算機能を実行し得るとともに、クロック・サイクル当た
り１の割合で算術論理ユニットに情報を提供することが
できる。
【００２３】図５Ａおよび図５Ｂは、本発明による１６
ビット×１６ビット乗算器の簡潔化された概略図であ
る。第１部分積セレクタ行１９３は１９個のセル１９１
を含み、レジスタ３７０および３７２にある最上位のビ
ットを受けるが、最下位のビットは図５Ｂのセル３７４
に加えられる。最上位ビット用の多重セルが必要なの
は、最上位ビットが符号ビットであり３個以上の別々な
負荷に加えられるからである。２個の特別セルがブース
操作を実行するために要求される。
ビット×１６ビット乗算器の簡潔化された概略図であ
る。第１部分積セレクタ行１９３は１９個のセル１９１
を含み、レジスタ３７０および３７２にある最上位のビ
ットを受けるが、最下位のビットは図５Ｂのセル３７４
に加えられる。最上位ビット用の多重セルが必要なの
は、最上位ビットが符号ビットであり３個以上の別々な
負荷に加えられるからである。２個の特別セルがブース
操作を実行するために要求される。
【００２４】デコードされたブース・オペランドは、部
分積セレクタにブース・オペランドの機能を果たさせる
であろう。これらの機能は第１表に列記されている。図
５の好適な実施例の本出願において、各ビットを左に移
動することによって数を２倍にするようになっている。
第２表は各行のセル数を示し、第１表はデコード・ブー
ス・アルゴリズムの真理値表を示す。
分積セレクタにブース・オペランドの機能を果たさせる
であろう。これらの機能は第１表に列記されている。図
５の好適な実施例の本出願において、各ビットを左に移
動することによって数を２倍にするようになっている。
第２表は各行のセル数を示し、第１表はデコード・ブー
ス・アルゴリズムの真理値表を示す。
【００２５】
【表１】第１表 ３ビット数 ０００ レジスタの前の行の値に０を加える ００１ レジスタの前の行の値に被乗数を加える ０１０ レジスタの前の行の値に被乗数を加える ０１１ 前の行の値に被乗数の２倍を加える １００ 前の値から被乗数の２倍を引く １０１ 前の値から被乗数を引く １１０ 前の値から被乗数を引く １１１ 前の値から０を引く
【００２６】
【表２】 第２表 行、セルおよび参照数字 セルの数 １ 部分積セレクタ１９３， １９ ２ 部分積セレクタ１９５， １９ ３ 部分積セレクタ１９７， １９ ４ キャリー・セーブ加算器１９９， １８ ５ 部分積セレクタ２０１， １９ ６ キャリー・セーブ加算器２１１， １８ ７ 部分積セレクタ２１３， １９ ８ キャリー・セーブ加算器２１５， １８ ９ 中間レジスタ２１９， ５４ １０ キャリー・リップル加算器２２７， ２６ １１ 積レジスタ２２９， ２８
【００２７】時間遅延を最小にするため、信号源当たり
２個以内の負荷の設計制限が好適な実施例で行われた
が、かくて最悪の場合の条件が１個の負荷であることが
保証されている。この制限は評価パルスの発生中に考慮
に入れられる。余分のセル３７１および３７５が具備さ
れ、第１ブース・レコーダ２１９によって供給されるブ
ース・アルゴリズムの実行に使用される。セルの出力は
右に２ビットだけ移動されて、第２部分積セレクタ１９
５に加えられる。移動の結果は、導線束３７６を介して
ＩＲ（中間）レジスタ２１９に加えられ、そこに累積さ
れる。第２部分積セレクタの出力は第３部分積セレクタ
１９７、行１９９に加えられ、その出力はキャリー・セ
ーブ加算器に加えられる。キャリー・セーブ加算器の行
を作るのに用いられる各キャリー・セーブ加算器は全加
算器であり、したがって３個の入力を要求する。その理
由は第１、第２および第３部分積セレクタの各出力が第
１キャリー・セーブ加算器の行１９９に加えられて加算
すべき３個の入力を供給するからである。その後、各全
加算器３１０の出力は次の全加算器３１０に加えられ、
ここでその出力は次の部分積セレクタの出力と組み合わ
されて、ブース・アルゴリズムにより実行された乗算機
能の合計結果が図３および図４に関して説明された機能
にしたがって中間レジスタ２１９に供給されるまでキャ
リー出力をも含む前のキャリー・セーブ加算器３１０に
よって合計される。
２個以内の負荷の設計制限が好適な実施例で行われた
が、かくて最悪の場合の条件が１個の負荷であることが
保証されている。この制限は評価パルスの発生中に考慮
に入れられる。余分のセル３７１および３７５が具備さ
れ、第１ブース・レコーダ２１９によって供給されるブ
ース・アルゴリズムの実行に使用される。セルの出力は
右に２ビットだけ移動されて、第２部分積セレクタ１９
５に加えられる。移動の結果は、導線束３７６を介して
ＩＲ（中間）レジスタ２１９に加えられ、そこに累積さ
れる。第２部分積セレクタの出力は第３部分積セレクタ
１９７、行１９９に加えられ、その出力はキャリー・セ
ーブ加算器に加えられる。キャリー・セーブ加算器の行
を作るのに用いられる各キャリー・セーブ加算器は全加
算器であり、したがって３個の入力を要求する。その理
由は第１、第２および第３部分積セレクタの各出力が第
１キャリー・セーブ加算器の行１９９に加えられて加算
すべき３個の入力を供給するからである。その後、各全
加算器３１０の出力は次の全加算器３１０に加えられ、
ここでその出力は次の部分積セレクタの出力と組み合わ
されて、ブース・アルゴリズムにより実行された乗算機
能の合計結果が図３および図４に関して説明された機能
にしたがって中間レジスタ２１９に供給されるまでキャ
リー出力をも含む前のキャリー・セーブ加算器３１０に
よって合計される。
【００２８】図６は各ブース・レコーダ段３８０の概略
図であり、本質的にはプログラマブル論理配列３８１を
含み、ここでブース・アルゴリズムはプログラマブル論
理配列３８１によってデコードされかつノア・ゲート３
８５，３８７およびインバータ３８９を含む論理デバイ
ス３８３に加えられる。論理デバイス３８３の出力は、
図４の寸法線３５１によって表わされかつゲーテッド・
バッファ増幅器３９２によって供給される評価パルスＱ
Ｅ１の制御を受けて、データ・バス３９１を介して部分
積セレクタに加えられる。
図であり、本質的にはプログラマブル論理配列３８１を
含み、ここでブース・アルゴリズムはプログラマブル論
理配列３８１によってデコードされかつノア・ゲート３
８５，３８７およびインバータ３８９を含む論理デバイ
ス３８３に加えられる。論理デバイス３８３の出力は、
図４の寸法線３５１によって表わされかつゲーテッド・
バッファ増幅器３９２によって供給される評価パルスＱ
Ｅ１の制御を受けて、データ・バス３９１を介して部分
積セレクタに加えられる。
【００２９】図７は、部分積セレクタの入力がブース・
レコーダからデータ・バス４００を介して供給される各
部分積セレクタの概略図である。各部分積セレクタから
の出力はデータ・バス４０３を介して供給される。各セ
レクタ・セル１８９の入力は、データ・バス１７５を介
して供給され、１９１によって反転される。しかし、最
下位ビット位置のような入力は存在せず、そのとき回路
１８７は回路４０５によってバイアスを供給される。バ
イアスは図７に示される通り、図示されていない電圧源
に接続されている２個のデイプリーション形トランジス
タによって作られる。部分積の移動は通路４０２および
４０４により達成される。
レコーダからデータ・バス４００を介して供給される各
部分積セレクタの概略図である。各部分積セレクタから
の出力はデータ・バス４０３を介して供給される。各セ
レクタ・セル１８９の入力は、データ・バス１７５を介
して供給され、１９１によって反転される。しかし、最
下位ビット位置のような入力は存在せず、そのとき回路
１８７は回路４０５によってバイアスを供給される。バ
イアスは図７に示される通り、図示されていない電圧源
に接続されている２個のデイプリーション形トランジス
タによって作られる。部分積の移動は通路４０２および
４０４により達成される。
【００３０】ＰＲＲ遅延回路１７９が図８に示されてお
り、部分積セレクタの最悪の場合の条件を表わす伝搬遅
延によってキャリー・セーブ加算回路１９９に加えられ
る評価パルスを遅延させるのに用いられる。それはノア
・ゲート４０９および増幅器４１１によって接続されか
つ組み合わされる出力を持つ複数個のトランジスタ４０
７を含み、その結果は第１ＣＳＡ遅延回路１８１および
第１ＣＳＡ行１９９に加えられる。図面の説明を通じ
て、ＱＥは評価パルスを、ＱＰは事前充電パルスを表わ
す。
り、部分積セレクタの最悪の場合の条件を表わす伝搬遅
延によってキャリー・セーブ加算回路１９９に加えられ
る評価パルスを遅延させるのに用いられる。それはノア
・ゲート４０９および増幅器４１１によって接続されか
つ組み合わされる出力を持つ複数個のトランジスタ４０
７を含み、その結果は第１ＣＳＡ遅延回路１８１および
第１ＣＳＡ行１９９に加えられる。図面の説明を通じ
て、ＱＥは評価パルスを、ＱＰは事前充電パルスを表わ
す。
【００３１】図９はキャリー・セーブ加算回路２０５お
よびＣＳＡ遅延回路１８３の概略図であるが、これらの
回路は同一である。データ・バス４２７により供給され
る出力を持つトランジスタ論理４２５の実行によって得
られる加算回路による回路の加算のために、インバータ
４２１，４２２および４２３に３個の入力が供給され
る。これは全加算回路であり、データ・バス４２７を介
して和の出力およびキャリー出力を提供する。
よびＣＳＡ遅延回路１８３の概略図であるが、これらの
回路は同一である。データ・バス４２７により供給され
る出力を持つトランジスタ論理４２５の実行によって得
られる加算回路による回路の加算のために、インバータ
４２１，４２２および４２３に３個の入力が供給され
る。これは全加算回路であり、データ・バス４２７を介
して和の出力およびキャリー出力を提供する。
【００３２】図９の回路に似ている図１０は、キャリー
・リップル加算器であり、中間レジスタ２１９の出力が
キャリー・リップル加算器２２３によって加算されるデ
バイス２２３の各段を表わす。図５に示された通り、各
群５個のキャリー・リップル加算器を分離しているキャ
リー回路４３１が図１１に示され、これはノア・ゲート
４３３および２個のＭＯＳトランジスタ４３５を含む。
図１０はキャリー・リップル加算器用のキャリー入力を
供給する回路である。
・リップル加算器であり、中間レジスタ２１９の出力が
キャリー・リップル加算器２２３によって加算されるデ
バイス２２３の各段を表わす。図５に示された通り、各
群５個のキャリー・リップル加算器を分離しているキャ
リー回路４３１が図１１に示され、これはノア・ゲート
４３３および２個のＭＯＳトランジスタ４３５を含む。
図１０はキャリー・リップル加算器用のキャリー入力を
供給する回路である。
【００３３】図１２ＡおよびＢは出力バッファ段にある
中間レジスタであり、またマイクロプロセッサが４７１
にあるトランジスタ内のデータのローディングおよび記
憶を制御する事実をも立証する。
中間レジスタであり、またマイクロプロセッサが４７１
にあるトランジスタ内のデータのローディングおよび記
憶を制御する事実をも立証する。
【００３４】図１３は図５の記憶制御回路であり、ノア
・ゲート４５５，４５６およびトランジスタ４５７を含
む。
・ゲート４５５，４５６およびトランジスタ４５７を含
む。
【００３５】図１４は、積レジスタに入る２個の最下位
中間レジスタ・ビットの出力（これは累積される必要は
ない）を遅延させるのに用いられる回路の概略図を示
す。
中間レジスタ・ビットの出力（これは累積される必要は
ない）を遅延させるのに用いられる回路の概略図を示
す。
【００３６】図１５は積レジスタ２２９のブロック概略
図である。記憶制御回路は図１３に示され、ここでもま
たそれはコンピュータによって提供される走査制御およ
び事前充電パルスならびに評価パルスと共に使用され、
かつオア・ゲート４４４，４４５，４４６、および全体
として４５７で表わされるトランジスタ回路によって実
行されるゲーテッド・オア機能を含む。
図である。記憶制御回路は図１３に示され、ここでもま
たそれはコンピュータによって提供される走査制御およ
び事前充電パルスならびに評価パルスと共に使用され、
かつオア・ゲート４４４，４４５，４４６、および全体
として４５７で表わされるトランジスタ回路によって実
行されるゲーテッド・オア機能を含む。
【００３７】これから言及する図１６には、メモリ２に
接続される出力を持つプログラマブル論理配列１００の
概略図が示されている。プログラマブル論理配列１００
は２段を含み、第１デコード段７２においてデータ・バ
ス９に現われるデータはデータ入力線によって表わされ
るｘ座標と垂直線７５，７６，７７および７９によって
表わされるｙ座標との間にトランジスタ７３を置くこと
により情報をデコードする。データからデコードされる
とき、それは第２段８１に加えられるが、この段は出力
段であり、図１６の場合にはメモリであるとともにデー
タ・バス９３に接続される他の回路でもある負荷を駆動
するのに用いられる。出力段のプログラミングはトラン
ジスタ８３によって表わされ、これは垂直線７５，７
６，７７、および水平線８５，８７の接続を与える。擬
似負荷回路１５は、プログラマブル論理配列１００のｘ
軸とｙ軸との間に接続される１個のトランジスタ３７に
よって最悪の場合の条件に接続される。明らかに、導通
するトランジスタの数が多いほど、トランジスタ２７に
接続される線の放電が速くなる。したがって１個のトラ
ンジスタがオンで、１つを除くすべてのデータ線のトラ
ンジスタがすべてオフであることが最悪の場合の配列で
ある。かくて図１６の実施例では、トランジスタ８はオ
ンにバイアスされ、トランジスタ２，４および６はオフ
にバイアスされている。使用可能信号は、擬似論理１５
の中に含まれるゲート３７および２７の構造によってク
ロック信号とアンド接続される。これはパルをインバー
タ３３の出力に供給させ、かくてトランジスタ１３７を
使用可能にするので、クロック信号がトランジスタ１７
から除去されるならば、プログラマブル論理配列の第２
段８１が評価される。出力はデータ・バス８３およびメ
モリ２に加えられ、ここでもし第２擬似回路１０１が評
価されるならば、インバータ１３３はメモリ２に記憶パ
ルスを供給し、またプログラマブル論理配列の出力はメ
モリ２に記憶される。
接続される出力を持つプログラマブル論理配列１００の
概略図が示されている。プログラマブル論理配列１００
は２段を含み、第１デコード段７２においてデータ・バ
ス９に現われるデータはデータ入力線によって表わされ
るｘ座標と垂直線７５，７６，７７および７９によって
表わされるｙ座標との間にトランジスタ７３を置くこと
により情報をデコードする。データからデコードされる
とき、それは第２段８１に加えられるが、この段は出力
段であり、図１６の場合にはメモリであるとともにデー
タ・バス９３に接続される他の回路でもある負荷を駆動
するのに用いられる。出力段のプログラミングはトラン
ジスタ８３によって表わされ、これは垂直線７５，７
６，７７、および水平線８５，８７の接続を与える。擬
似負荷回路１５は、プログラマブル論理配列１００のｘ
軸とｙ軸との間に接続される１個のトランジスタ３７に
よって最悪の場合の条件に接続される。明らかに、導通
するトランジスタの数が多いほど、トランジスタ２７に
接続される線の放電が速くなる。したがって１個のトラ
ンジスタがオンで、１つを除くすべてのデータ線のトラ
ンジスタがすべてオフであることが最悪の場合の配列で
ある。かくて図１６の実施例では、トランジスタ８はオ
ンにバイアスされ、トランジスタ２，４および６はオフ
にバイアスされている。使用可能信号は、擬似論理１５
の中に含まれるゲート３７および２７の構造によってク
ロック信号とアンド接続される。これはパルをインバー
タ３３の出力に供給させ、かくてトランジスタ１３７を
使用可能にするので、クロック信号がトランジスタ１７
から除去されるならば、プログラマブル論理配列の第２
段８１が評価される。出力はデータ・バス８３およびメ
モリ２に加えられ、ここでもし第２擬似回路１０１が評
価されるならば、インバータ１３３はメモリ２に記憶パ
ルスを供給し、またプログラマブル論理配列の出力はメ
モリ２に記憶される。
【図１】本発明による乗算器を含むマイクロプロセッサ
のブロック図。
のブロック図。
【図２】ドミノ制御論理回路のブロック図。
【図３】本発明による図１の乗算器のブロック図。
【図４】図３の乗算器のタイミング図。
【図５Ａ】図３の乗算器の簡潔化された概略図。
【図５Ｂ】図３の乗算器の簡潔化された概略図。
【図６】図５Ｂの各ブース・デコーダ段の概略図。
【図７】図５Ａおよび図５Ｂの部分積セレクタ１９１の
概略図。
概略図。
【図８】図５ＡのＰＰＲ遅延回路の概略図。
【図９】図５に用いられたキャリー・セーブ加算器の概
略図。
略図。
【図１０】図５に用いられたキャリー・リップル加算器
の概略図。
の概略図。
【図１１】図５の実施例に用いられたキャリー回路。
【図１２】ＡおよびＢは図５の出力段にある中間レジス
タ。
タ。
【図１３】図５の記憶制御回路。
【図１４】図５のバッファ制御回路。
【図１５】図５の中間レジスタ２１の概略図。
【図１６】本発明を実施するプログラマブル論理配列の
概略図。
概略図。
１０ ドミノ制御回路 １００ マイクロプロセッサ １６１ 乗算器 １９１，１９３，１９５，１９７，２０１，２０９，２
１３ 部分積セレクタ １９９，２０７，２１１，２１５，２２７ ＣＳＡ １１９，２１９ 中間レジスタ ２２９ 積レジスタ ２１７，２１９，２２１，２２３，２２５，２２７，２
２９ ブース・レコーダ ３８１ プログラマブル論理配列
１３ 部分積セレクタ １９９，２０７，２１１，２１５，２２７ ＣＳＡ １１９，２１９ 中間レジスタ ２２９ 積レジスタ ２１７，２１９，２２１，２２３，２２５，２２７，２
２９ ブース・レコーダ ３８１ プログラマブル論理配列
Claims (2)
- 【請求項１】 Ｎを乗数のビット数の半分に等しい正の
整数として、乗数をＮ個のブース・オペレーション・セ
ットに記憶するブース・レコーダ装置と、 Ｍを正の整数として、出力から入力まで長さＭのＮ個の
被乗数のセットのカスケード配列状にディジタル乗算の
中間出力としてのＮ番目の出力と接続される入力と出力
とを有する複数Ｎ個の部分積セレクタ装置であって、そ
の各素子がＮ個のオペレーションの素子に接続されて記
憶されたブース・オペレーションの組を被乗算の組で実
行する前記複数Ｎ個の部分積セレクタ装置と、 複数Ｎ個の部分積セレクタ装置の内容を加算する加算装
置であって、複数Ｎ個の部分積セレクタ装置の素子間に
置かれる複数加算手段を有する前記加算装置と、 前記複数個の部分積セレクタ装置に各々動作可能に接続
され、所定の数の部分積セレクタ装置を通じた最長の伝
播遅延時間を表わし評価に際し各部分積セレクタ装置か
ら出力を与えるように所定の数の部分積セレクタ装置を
評価する複数の評価パルスを発生させるドミノ装置と、
を含むことを特徴とするディジタル乗算回路。 - 【請求項２】 Ｎを乗数のビット数の半分に等しい正の
整数として、乗数をＮ個のブース・オペレーション・セ
ットにデコードする段階と、 カスケード配列に乗算の中間積としてＮ番目の出力を与
えるよう出力から入力まで接続された入力と出力を有す
る複数Ｎ個の部分積セレクタ装置によってデコードされ
たブース・オペレーション・セットを長さＭビットの被
乗数セットで実行する段階であって、複数Ｎ個の部分積
セレクタ装置の各素子はＮ個のオペレーション・セット
の素子を受けるように接続される前記実行段階と、 複数Ｎ個の部分積セレクタ装置の内容を複数個の部分積
レジスタの素子間に置かれる所定の数の加算手段を有す
る加算装置の内容と加算する段階と、 対応する加算装置の出力に接続され所定の数の部分積セ
レクタ装置を通じた最長の伝播遅延時間を表わし前記部
分積セレクタ装置から出力を与えるように所定の数の前
記部分積セレクタ装置を評価する評価パルスを発生させ
る段階と、を含むことを特徴とするディジタル乗算を実
行する方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US52088083A | 1983-08-05 | 1983-08-05 | |
| US520880 | 1983-08-05 | ||
| US06/538,634 US4646257A (en) | 1983-10-03 | 1983-10-03 | Digital multiplication circuit for use in a microprocessor |
| US538634 | 1990-06-13 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164719A Division JPS60105042A (ja) | 1983-08-05 | 1984-08-06 | マルチレベル論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05150949A JPH05150949A (ja) | 1993-06-18 |
| JPH0738155B2 true JPH0738155B2 (ja) | 1995-04-26 |
Family
ID=27060302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142943A Expired - Lifetime JPH0738155B2 (ja) | 1983-08-05 | 1992-06-03 | ディジタル乗算実行方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0174397A3 (ja) |
| JP (1) | JPH0738155B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2592539B1 (fr) * | 1985-12-31 | 1988-02-12 | Philips Ind Commerciale | Reseau programmable en logique dynamique et son application. |
| CA1257343A (en) * | 1986-07-02 | 1989-07-11 | Robert C. Rose | Self-timed programmable logic array with pre-charge circuit |
| US4914633A (en) * | 1986-07-02 | 1990-04-03 | Digital Equipment Corporation | Self-timed programmable logic array with pre-charge circuit |
| CN113746471B (zh) * | 2021-09-10 | 2024-05-07 | 中科寒武纪科技股份有限公司 | 运算电路、芯片和板卡 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153938A (en) * | 1977-08-18 | 1979-05-08 | Monolithic Memories Inc. | High speed combinatorial digital multiplier |
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
| WO1983001160A1 (en) * | 1981-09-17 | 1983-03-31 | Western Electric Co | Multistage semiconductor circuit arrangement |
| JPS58158740A (ja) * | 1982-03-15 | 1983-09-21 | Matsushita Electric Ind Co Ltd | パイプライン型乗算器 |
| JPS59205671A (ja) * | 1983-05-09 | 1984-11-21 | Toshiba Corp | 演算回路 |
-
1984
- 1984-08-03 EP EP84305276A patent/EP0174397A3/en not_active Withdrawn
-
1992
- 1992-06-03 JP JP4142943A patent/JPH0738155B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0174397A3 (en) | 1986-09-24 |
| EP0174397A2 (en) | 1986-03-19 |
| JPH05150949A (ja) | 1993-06-18 |
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