JPH06187128A - 演算例外検出方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、演算例外検出方法に関し、少ない
ハードウェア量で固定小数点演算の例外情報を保持する
ことを目的とする。 【構成】 セレクタ３は、固定小数点演算の場合に、前
記中間和生成回路１の出力のうち、演算対象のデータの
符号の中間和である符号ビットを選択して、これを最終
和生成回路４の前記符号ビットの上位側に隣接するビッ
トに入力する。最終和生成回路４は、中間和生成回路
１、桁上げ生成回路２及びセレクタ３からの入力に基づ
いて最終和を生成する。例外検出回路５は、固定小数点
演算の場合に、最終和生成回路４の出力のうち、符号ビ
ット及びその上位側に隣接するビットを用いて、当該演
算の例外検出を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、演算例外検出方法に関
し、特に、固定小数点演算時においてその最終和から演
算の例外検出を行うようにした演算例外検出方法に関す
る。

【０００２】固定小数点の演算時においても、演算結果
（最終和）が表現し得るデータの範囲から外れている場
合には、これを演算の例外として検出する必要がある。
データの範囲から正の側へ外れている場合を正のオーバ
ーフロー、負の側へ外れている場合を負のオーバーフロ
ー（又はアンダフロー）という。

【０００３】

【従来の技術】固定小数点の演算回路、特に高速演算を
行うスーパーコンピュータ等における固定小数点の演算
回路の取扱うデータ形式は、図８（Ａ）の如くである。

【０００４】即ち、ｂｉｔ０乃至ｂｉｔ３１は使用され
ず、その値は保証されない（無効データである）。ｂｉ
ｔ３２乃至ｂｉｔ６３は符号付３２ｂｉｔデータであ
り、そのｂｉｔ３２は符号部（符号ビット）Ｓであり、
そのｂｉｔ３３乃至ｂｉｔ６３は整数部である。正の整
数は符号部Ｓを２値信号の“０”とした上で整数部にお
いて２進数として表される。負の整数は符号部Ｓを２値
信号の“１”とした上で整数部において２の補数として
表される。

【０００５】このようなデータフォーマットを採れるの
は、図８（Ｂ）に示すデータ形式を採る浮動小数点演算
と１つの演算回路を共用するためである。なお、図８
（Ｂ）のデータ形式において、ｂｉｔ０は符号部Ｓ、ｂ
ｉｔ１乃至ｂｉｔ７は指数部ｅ、ｂｉｔ８乃至ｂｉｔ６
３は仮数部ｆである。

【０００６】固定小数点演算は次のように行なわれる。
まず、演算対象である加数データ及び被加数データが用
意される。これら２つのデータは、共に、図８（Ａ）の
如き符号付３２ｂｉｔデータからなる。

【０００７】次に、２つのデータの中間和が生成され、
また、各桁毎に桁上げが生成される。そして、中間和と
桁上げとを加えて最終和が生成される。この最終和が演
算（加算又は減算）の結果である。この最終和について
演算の例外検出を行う必要がある。

【０００８】

【発明が解決しようとする課題】固定小数点演算を行う
場合の演算例外の検出は、次のように行なわれている。
即ち、加（減）算における符号部Ｓの桁上がりと数値部
分の最上位ビットからの桁上がりとが一致するか否かで
検出している。一致する場合は例外検出なしであり、不
一致の場合は例外検出ありである。

【０００９】符号部Ｓの桁上がりは桁上げを生成するた
めの回路（桁上げ生成回路）における符号部Ｓからの桁
上がりである。即ち、ｂｉｔ３２についての桁上げを計
算した結果として得られる桁上がりである。数値部分の
最上位ビットからの桁上がりは、桁上げ生成回路におけ
る整数部の最上位からの桁上がりである。即ち、ｂｉｔ
３３についての桁上げを計算した結果として得られる桁
上がりである。

【００１０】この方法によれば、演算例外は検出できる
ものの、演算結果を保持するレジスタ（データレジス
タ）の他に、演算の例外検出の有無を示す情報（例外情
報）を保持するレジスタ（フラグレジスタ）が必要とな
る。なお、データレジスタは図８（Ｂ）の如きデータも
格納するため６４ｂｉｔの大きさとされ、例外情報はフ
ラグレジスタの所定のビットを使用して格納される。

【００１１】従って、前述の方法によれば、例外情報を
演算結果とは別に保持するため、この分ハードウェア量
（レジスタ）が多くなってしまうという問題があった。
特に、この問題は、高速演算のためにパイプライン処理
を行なう構成を採用するスーパーコンピュータ等におい
て顕著であった。即ち、演算結果を各処理ステージに転
送する際に例外情報も共に転送する必要があるため、各
処理ステージ毎にフラグレジスタが必要になる。例外情
報はフラグレジスタの全ビットを使用するものではない
が、各処理ステージのフラグレジスタのビット数を増加
させる一因となる。

【００１２】本発明の目的は、少ないハードウェア量で
固定小数点演算の例外情報を保持できるようにした演算
例外検出方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明の原理構成
図であり、本発明による演算回路を示す。この演算回路
は、固定小数点演算及び浮動小数点演算を行う演算回路
であって、演算対象のデータ（即ち加数データ及び被加
数データ）の対応するビット毎の中間和を生成する中間
和生成回路１と、演算対象のデータの下位からの桁上げ
を生成する桁上げ生成回路２と、中間和生成回路１及び
桁上げ生成回路２からの入力に基づいて最終和を生成す
る最終和生成回路４とを備える。更に、この演算回路
は、中間和生成回路１の出力の所定ビットを選択してこ
れを最終和生成回路４の所定ビットに入力するセレクタ
３と、最終和生成回路４の出力の複数の所定のビットの
値を用いて当該演算の例外検出を行う例外検出回路５と
を備える。

【００１４】セレクタ３は、固定小数点演算の場合に、
中間和生成回路１の出力のうち、演算対象のデータの符
号の中間和である符号ビットを選択して、これを最終和
生成回路４の符号ビットの上位側に隣接するビットに入
力する。

【００１５】最終和生成回路４は、中間和生成回路１、
桁上げ生成回路２及びセレクタ３からの入力に基づいて
最終和を生成する。例外検出回路５が、固定小数点演算
の場合に、最終和生成回路４の出力のうち、符号ビット
及びその上位側に隣接するビットを用いて、当該演算の
例外検出を行う。

【００１６】

【作用】この演算回路は、固定小数点演算と浮動小数点
演算の双方を同一の回路で行うものであるので、固定小
数点演算の場合、図８（Ａ）と（Ｂ）との比較からも判
るように、符号部Ｓ（符号ビット）の上位側のビットは
本来無効であって使用されていない。

【００１７】そこで、本発明では、この無効データ部分
を利用して、ここにセレクタ３により例外検出用情報を
書込む。これにより、演算結果即ち最終和だけを知れ
ば、特に例外情報を別に保持せずに、例外検出を行うこ
とができる。従って、最終和を保持するレジスタ６とは
別のレジスタを不要にできる。あるいは、そのようなレ
ジスタのビット数を例外情報の分だけ削減することがで
きる。即ち、ハードウェア量を削減できる。

【００１８】セレクタ３により無効データ部分に書込ま
れる例外検出用情報は、演算の例外検出の有無を示す例
外情報そのものではなく、当該検出のための情報であ
る。例外検出回路５は最終和からこの例外検出用情報を
取出して例外検出を行う。これにより、固定小数点演算
の最終和から演算の例外を検出することができる。

【００１９】また、このように、最終和に例外検出用情
報を内蔵しているので、パイプライン処理の際に当該最
終和を各処理ステージに転送する場合において、各処理
ステージにおける例外検出のためのフラグレジスタを不
要にできる。即ち、各処理ステージ毎にハードウェア量
を削減でき、全体として大幅にハードウェア量を削減で
きる。

【００２０】

【実施例】図２乃至図６は、図１に示した演算回路を構
成する各回路部分の具体的な構成を示す。なお、本実施
例において、データの大きさ及び形式は、図８（Ａ）及
び（Ｂ）に示したと同一である。即ち、固定小数点演算
のデータ形式は図８（Ａ）により、浮動小数点演算のデ
ータ形式は図８（Ｂ）による。

【００２１】図２は中間和生成回路１の構成を示す。こ
の中間和生成回路１はＧ１−８乃至Ｇ１−６３の排他的
論理和回路（ＥＯＲ）からなる。中間和は、固定小数点
演算の場合には符号付３２ｂｉｔデータの全ビットにつ
いて生成する必要があり、浮動小数点演算の場合には仮
数部ｆの全ビットについて生成する必要がある。即ち、
前者の場合、図８（Ａ）のｂｉｔ３２乃至ｂｉｔ６３の
各ビットが対象であり、後者の場合、図８（Ｂ）のｂｉ
ｔ８乃至ｂｉｔ６３の各ビットが対象である。

【００２２】そこで、よりビット数の多い浮動小数点演
算の場合に合わせて、ｂｉｔ８乃至ｂｉｔ６３の各ビッ
トの中間和の演算のために、これらの各ビットに対応し
てＥＯＲゲートＧ１−８乃至Ｇ１−６３が設けられる。
例えば、ゲートＧ１−ｎは、ｂｉｔｎに対応し、加数と
被加数の各々のｂｉｔｎの排他的論理和を出力する。中
間和生成回路１の出力する中間和は、加数と被加数のｂ
ｉｔ８乃至ｂｉｔ６３の対応する各ビットの排他的論理
和からなる。

【００２３】固定小数点演算の場合、共に図８（Ａ）の
データ形式の加数及び被加数のｂｉｔ８乃至ｂｉｔ６３
が中間和生成回路１に入力されるが、このうちｂｉｔ８
乃至ｂｉｔ３１は無効データである。中間和生成回路１
は、ｂｉｔ８乃至ｂｉｔ６３の中間和を出力するが、こ
のうちｂｉｔ８乃至ｂｉｔ３１は無効データである。

【００２４】浮動小数点演算の場合、共に図８（Ｂ）の
データ形式の加数及び被加数のｂｉｔ８乃至ｂｉｔ６３
即ち各々の仮数部ｆが中間和生成回路１に入力される。
中間和生成回路１は、ｂｉｔ８乃至ｂｉｔ６３即ち仮数
部ｆの中間和を出力する。

【００２５】図３はセレクタ３の構成を示す。このセレ
クタ３は２入力論理積回路Ｇ３−１及びＧ３−２と、２
入力論理和回路Ｇ３−３とからなる。セレクタ３は、中
間和生成回路１の出力のうちｂｉｔ３１及びｂｉｔ３２
を取込んで、制御信号としての演算種別を示す入力に従
って、中間和ｂｉｔ３１及びｂｉｔ３２のいずれか一方
を中間和ｂｉｔ３１−Ｓ（中間和ｂｉｔ３１に代える信
号）として出力する。

【００２６】制御信号は、浮動小数点演算であることを
示す信号ＦＬと、固定小数点演算であることを示す信号
ＦＩとからなる。浮動小数点演算の場合、信号ＦＬが
“Ｈ”（又は“１”）とされ、信号ＦＩが“Ｌ”（又は
“０”）とされる。固定小数点演算の場合、信号ＦＬが
“０”とされ、信号ＦＩが“１”とされる。

【００２７】固定小数点演算の場合、信号ＦＩ＝“１”
によりＡＮＤゲートＧ３−２が開かれて中間和ｂｉｔ３
２が出力され、また、信号ＦＬ＝“０”によりＡＮＤゲ
ートＧ３−１が閉じられて出力が“０”に固定される。
従って、ＯＲゲートＧ３−３の出力は、ゲートＧ３−２
からの中間和ｂｉｔ３２に依存する（中間和ｂｉｔ３２
を出力する）。これにより、中間和ｂｉｔ３２、即ち、
符号部Ｓ（符号ビット）の中間和が選択されて、当該符
号ビットの上位側に隣接するｂｉｔ３１の中間和ｂｉｔ
３１−Ｓとされる。この中間和ｂｉｔ３１−Ｓが、元の
中間和ｂｉｔ３１に代えて、最終和生成回路４に入力さ
れる。

【００２８】前述した如く、固定小数点演算の場合の中
間和ｂｉｔ８乃至ｂｉｔ３１は無効データである。そこ
で、これを利用して、符号ビットの中間和（ｂｉｔ３
２）を上位側に隣接する無効部分（ｂｉｔ３１）に（中
間和を求めた時点で）複写する。このｂｉｔ３１に複写
された中間和ｂｉｔ３２が、前述した例外検出用情報
（又はその基になる情報）として用いられる。無効デー
タである部分を利用しているので、この情報の保持のた
めのレジスタ等は不要である。

【００２９】浮動小数点演算の場合、信号ＦＬ＝“１”
によりゲートＧ３−１が開かれて中間和ｂｉｔ３１が出
力され、また信号ＦＩ＝“０”によりゲートＧ３−２が
閉じられて出力が“０”に固定される。従って、ゲート
Ｇ３−３の出力は、ゲートＧ３−１からの中間和ｂｉｔ
３１となる。これにより、中間和ｂｉｔ３１−Ｓは中間
和ｂｉｔ３１に一致する。

【００３０】以上により、浮動小数点演算の場合には、
中間和ｂｉｔ３１がそのまま最終和生成回路４に入力さ
れるので、仮数部ｆの中間和ｂｉｔ８乃至ｂｉｔ６３は
そのまま（正しく）最終和生成回路４に入力される。従
って、浮動小数点演算に支障はない。

【００３１】図４は桁上げ生成回路２の構成を示す。こ
の桁上げ生成回路２は、中間和生成回路１と同じく、よ
りビット数の多い浮動小数点演算の仮数部ｆの演算を行
い得るように、ｂｉｔ８乃至ｂｉｔ６３（仮数部ｆ）の
各ビットについての桁上がりを生成する。

【００３２】例えば、ｂｉｔｎについての桁上がりは、
加数のｂｉｔｎ、被加数のｂｉｔｎ及び加数及び被加数
のｂｉｔ（ｎ＋１）から生じた桁上がりとに基づいて生
成される。即ち、桁上げｂｉｔｎ＝“１”となるのは、
加数及び被加数のｂｉｔｎが共に“１”の場合、加数及
び被加数のｂｉｔｎのいずれか一方が“１”でかつ下位
のｂｉｔ（ｎ＋１）からの桁上がりＣ_n+1 が“１”の場
合である。

【００３３】固定小数点演算の場合、桁上げ生成回路２
は桁上げｂｉｔ８乃至ｂｉｔ６３を出力するが、このう
ちｂｉｔ８乃至ｂｉｔ３１は無効データである。浮動小
数点演算の場合、桁上げ生成回路２はｂｉｔ８乃至ｂｉ
ｔ６３即ち仮数部ｆの桁上げを出力する。

【００３４】図５は最終和生成回路４の構成を示す。こ
の最終和生成回路４は、主として、Ｇ４−８乃至Ｇ４−
６２の排他的論理和回路（ＥＯＲ）からなる。この最終
和生成回路４は、中間和生成回路１と同じく、よりビッ
ト数の多い浮動小数点演算の仮数部ｆの演算を行い得る
ように、ｂｉｔ８乃至ｂｉｔ６３（仮数部ｆ）の各ビッ
トについての最終和を生成すると共に、ｂｉｔ８からの
桁上げを（最終和ｂｉｔ７として）生成する。

【００３５】最終和生成回路４は、中間和生成回路１か
らの中間和ｂｉｔ６３については、これをそのまま最終
和ｂｉｔ６３として出力する。また、中間和ｂｉｔ８乃
至ｂｉｔ６２までについては、当該ビットの中間和と１
つ下位側のビットからの桁上げとの排他的論理和を当該
ビットの最終和として出力する。例えば、中間和ｂｉｔ
ｎと桁上げｂｉｔ（ｎ＋１）との排他的論理和を最終和
ｂｉｔｎとして出力する。更に、桁上げｂｉｔ８につい
ては、これをそのまま最終和ｂｉｔ７として出力する。

【００３６】固定小数点演算の場合、最終和生成回路４
はｂｉｔ７乃至ｂｉｔ６３の最終和を出力するが、この
うちｂｉｔ７乃至ｂｉｔ３０は無効データである。ま
た、最終和ｂｉｔ３１は、本来は無効データであるが、
本発明においては例外検出用情報である。最終和ｂｉｔ
３２は符号部Ｓ（符号ビット）であり、最終和ｂｉｔ３
３乃至ｂｉｔ６３は整数部である。

【００３７】前述の如く、固定小数点演算の場合、中間
和ｂｉｔ３１−Ｓは中間和ｂｉｔ３２と同一である。従
って、最終和ｂｉｔ３１は中間和ｂｉｔ３２と桁上げｂ
ｉｔ３２との排他的論理和からなる。また、最終和ｂｉ
ｔ３２は中間和ｂｉｔ３２と桁上げｂｉｔ３３との排他
的論理和からなる。

【００３８】ここで、最終和ｂｉｔ３１は、オーバーフ
ローが無ければ、常に最終和ｂｉｔ３２と同一となるは
ずである。これは最終和ｂｉｔ３２、即ち符号ビットが
“０”（正）の場合でも、“１”（負）の場合でも同様
である。

【００３９】例えば、中間和ｂｉｔ３２が“０”であっ
たとすると、中間和ｂｉｔ３１−Ｓも“０”である。ま
た、無効データｂｉｔ３１は、加数及び被加数において
共に“０”である（無効データは全て符号ビットの値
（この場合は“０”）と等しくされる）。従って、桁上
げｂｉｔ３１は“０”である。これにより、最終和ｂｉ
ｔ３１は“０”である。

【００４０】この状態で、符号ビットであるｂｉｔ３２
への下位からの桁上がりがなければ（桁上げｂｉｔ３３
が“０”であれば）、最終和ｂｉｔ３２は“０”となっ
て、最終和ｂｉｔ３１と一致する。一方、前記桁上がり
があれば（桁上げｂｉｔ３３が“１”であれば）、最終
和ｂｉｔ３２は“１”となって、最終和ｂｉｔ３１と不
一致となる。

【００４１】ここで、桁上げｂｉｔ３３が“１”である
ということは、符号ビットへの桁上げがあるということ
であり、この場合は正のオーバーフローがあることを意
味する。この桁上げｂｉｔ３３の“１”は、本発明によ
れば、前述の如く最終和ｂｉｔ３１と最終和ｂｉｔ３２
との不一致として検出することができる。即ち、演算の
例外検出が可能である。

【００４２】なお、中間和ｂｉｔ３２が“１”の場合に
ついても、同様の理由で演算例外を検出できる。この場
合は、最終和ｂｉｔ３１が“１”であり、かつ最終和ｂ
ｉｔ３２が“０”となった時に、負のオーバーフロー
（アンダフロー）があることを検出できる。

【００４３】以上をまとめると、図６の如くになる。即
ち、最終和ｂｉｔ３１及びｂｉｔ３２が共に“０”又は
“１”の場合には演算例外なしであり、両者が共に
“０”の状態であるべきところｂｉｔ３２が“１”にな
った場合には正のオーバーフローであり、両者が共に
“１”の状態であるべきところｂｉｔ３２が“０”にな
った場合には負のオーバーフローである。

【００４４】換言すれば、符号ビット（ｂｉｔ３２）及
びその上位側に隣接するビット（ｂｉｔ３１）の値が一
致する場合には演算例外なしとし、符号ビット及びその
上位側に隣接するビットの値が、各々、「１」及び
「０」の場合には正にオーバーフローとして検出し、こ
の逆の場合には負のオーバーフローとして検出する。

【００４５】このように、本発明では、符号ビットの上
位側の無効ビットにおいて、１ビット分だけ余分に（符
号ビットの複写信号を用いた）演算を行うことによっ
て、そのための専用の（即ち余分な）ハードウェア及び
演算時間を必要とすることなく、例外検出を行ってい
る。

【００４６】最終和生成回路４において浮動小数点演算
を行う場合、ｂｉｔ７乃至ｂｉｔ６３の最終和が出力さ
れる。これは仮数部ｆの最終和であり、ｂｉｔ７は桁上
げ信号である。

【００４７】最終和は、パイプライン処理における各処
理ステージに送られレジスタ６（図１）に格納される。
この時、例外情報を最終和と共に送る必要はない。即
ち、例外情報が必要となる処理ステージには、最終和か
ら例外検出を行うために例外検出回路５が設けられる。
図７は例外検出回路５の構成を示す。この例外検出回路
５は、反転回路ＩＮＶ１及びＩＮＶ２と、２入力論理積
回路Ｇ５−１及びＧ５−２とからなる。

【００４８】最終和ｂｉｔ３１及びｂｉｔ３２が共に
“０”である場合及び共に“１”である場合、ＡＮＤゲ
ートＧ５−１及びＧ５−２が共に閉じられ、その出力は
共に“０”となる。即ち、演算例外は検出されない。

【００４９】最終和ｂｉｔ３１及びｂｉｔ３２が各々
“０”及び“１”の場合、ｂｉｔ３１の“０”によりゲ
ートＧ５−１は閉じられて出力は“０”となり、一方、
ｂｉｔ３１の反転信号とｂｉｔ３２の“１”とによりゲ
ートＧ５−２は“１”を出力する。これにより、正のオ
ーバーフローが検出される。

【００５０】最終和ｂｉｔ３１及びｂｉｔ３２が各々
“１”及び“０”の場合、ゲートＧ５−１は“１”を出
力し、ゲートＧ５−２は“０”を出力する。これによ
り、負のオーバーフローが検出される。

【００５１】以上、本発明を実施例により説明したが、
本発明はその主旨により種々変形可能である。例えば、
データ形式は図８（Ａ）及び（Ｂ）に示したものに限ら
れるものではない。また、各回路１乃至５の構成も種々
変更可能である。更に、符号ビットの上位側に隣接しな
いビット（例えばｂｉｔ３０）をｂｉｔ３１に代えて用
いてもよく、符号ビットの上位側の複数のビット（例え
ばｂｉｔ３０，ｂｉｔ２９）を用いてもよい。

【００５２】

【発明の効果】以上、説明したように、本発明によれ
ば、演算例外検出において、固定小数点演算時に無効部
分を利用して符号部を拡張して演算することによって、
最終和から演算例外を検出することができるので、最終
和と共に例外情報を転送、保持等する必要をなくしてハ
ードウェア量を減らすことができ、一方、例外情報が必
要となる場合には例外検出回路により正確に演算例外を
検出することができる。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】中間和生成回路構成図である。

【図３】セレクタ構成図である。

【図４】桁上げ生成回路構成図である。

【図５】最終和生成回路構成図である。

【図６】例外検出の説明図である。

【図７】例外検出回路構成図である。

【図８】従来技術説明図である。

【符号の説明】

１ 中間和生成回路 ２ 桁上げ生成回路 ３ セレクタ ４ 最終和生成回路 ５ 例外検出回路 ６ レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 固定小数点演算及び浮動小数点演算を行
   う演算回路であって、 演算対象のデータの対応するビット毎の中間和を生成す
   る中間和生成回路（１）と、 前記演算対象のデータの下位からの桁上げを生成する桁
   上げ生成回路（２）と、 前記中間和生成回路（１）及び桁上げ生成回路（２）か
   らの入力に基づいて最終和を生成する最終和生成回路
   （４）とを備えた演算回路において、 前記中間和生成回路（１）の出力の所定ビットを選択し
   てこれを前記最終和生成回路（４）の所定ビットに入力
   するセレクタ（３）と、 前記最終和生成回路（４）の出力の複数の所定のビット
   の値を用いて当該演算の例外検出を行う例外検出回路
   （５）とを備え、 前記セレクタ（３）が、前記固定小数点演算の場合に、
   前記中間和生成回路（１）の出力のうち、前記演算対象
   のデータの符号の中間和である符号ビットを選択して、
   これを前記最終和生成回路（４）の前記符号ビットの上
   位側に隣接するビットに入力し、 前記最終和生成回路（４）が、前記中間和生成回路
   （１）、桁上げ生成回路（２）及びセレクタ（３）から
   の入力に基づいて前記最終和を生成し、 前記例外検出回路（５）が、前記固定小数点演算の場合
   に、前記最終和生成回路（４）の出力のうち、前記符号
   ビット及びその上位側に隣接するビットを用いて、当該
   演算の例外検出を行うことを特徴とする演算例外検出方
   法。
2. 【請求項２】 前記演算対象のデータが、正の整数につ
   いては符号を「０」として２進数で表され、負の整数に
   ついては符号を「１」として２の補数で表される場合に
   おいて、 前記符号ビット及びその上位側に隣接するビットの値が
   一致する場合には演算例外なしとし、 前記符号ビット及びその上位側に隣接するビットの値
   が、各々、「１」及び「０」の場合には正にオーバーフ
   ローとして検出し、この逆の場合には負のオーバーフロ
   ーとして検出することを特徴とする請求項１に記載の演
   算例外検出方法。