JPH06187185A - 二重化装置 - Google Patents
二重化装置Info
- Publication number
- JPH06187185A JPH06187185A JP4338387A JP33838792A JPH06187185A JP H06187185 A JPH06187185 A JP H06187185A JP 4338387 A JP4338387 A JP 4338387A JP 33838792 A JP33838792 A JP 33838792A JP H06187185 A JPH06187185 A JP H06187185A
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- JP
- Japan
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- output
- circuit
- systems
- signal
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- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】
【目的】二重化同期運転の中央制御装置の動作の時間調
停と不一致検出とを可能とする。 【構成】ＣＰＵ１０，１１とＩＯＰ２０，２１が二重化
されているシステムで、０系のＣＰＵ１１とＩＯＰ２０
は０系バス３０で接続され、もう一方の１系のＣＰＵ１
１と０系のＩＯＰ２０とは１系バス４０で接続され、０
系のＣＰＵ１０と０系のＩＯＰ２０と０系のＭＭ１５と
は０系の筺体１に実装され、１系のＣＰＵ１１とＩＯＰ
２１とＭＭ１６とは１系の筺体２に実装されている。Ｄ
ＬＹは両系のＣＰＵ１０，１１から入力する制御信号の
時間差を調停し、ＭＡＴは二重化同期運転のＣＰＵの動
作の時間調停と不一致検出とを行う。
停と不一致検出とを可能とする。 【構成】ＣＰＵ１０，１１とＩＯＰ２０，２１が二重化
されているシステムで、０系のＣＰＵ１１とＩＯＰ２０
は０系バス３０で接続され、もう一方の１系のＣＰＵ１
１と０系のＩＯＰ２０とは１系バス４０で接続され、０
系のＣＰＵ１０と０系のＩＯＰ２０と０系のＭＭ１５と
は０系の筺体１に実装され、１系のＣＰＵ１１とＩＯＰ
２１とＭＭ１６とは１系の筺体２に実装されている。Ｄ
ＬＹは両系のＣＰＵ１０，１１から入力する制御信号の
時間差を調停し、ＭＡＴは二重化同期運転のＣＰＵの動
作の時間調停と不一致検出とを行う。
Description
【０００１】
【産業上の利用分野】本発明は二重化装置に関し、特に
情報処理装置において二重化同期運転を行う中央制御装
置と入出力制御装置との間で同期の不一致検出と同期の
調整とを行う二重化装置に関する。
情報処理装置において二重化同期運転を行う中央制御装
置と入出力制御装置との間で同期の不一致検出と同期の
調整とを行う二重化装置に関する。
【０００２】
【従来の技術】二重化された中央制御装置と入出力制御
装置とがそれぞれの系で別の筺体に実装され、中央制御
装置が同期運転をしており、中央制御装置が片系の入出
力制御装置をアクセスするような運転形態を採るシステ
ムにおいて、従来は中央制御装置の動作クロックごとに
出力バスの不一致の検出をしていた。
装置とがそれぞれの系で別の筺体に実装され、中央制御
装置が同期運転をしており、中央制御装置が片系の入出
力制御装置をアクセスするような運転形態を採るシステ
ムにおいて、従来は中央制御装置の動作クロックごとに
出力バスの不一致の検出をしていた。
【０００３】近来、中央制御装置の処理能力向上ととも
に動作クロックの高速化は留まるところを知らず、特に
ＲＩＳＣプロセッサにおいてはその傾向が顕著である。
に動作クロックの高速化は留まるところを知らず、特に
ＲＩＳＣプロセッサにおいてはその傾向が顕著である。
【０００４】高周波のクロックで動作する中央制御装置
のクロックごとで全出力の一致・不一致をチェックする
ことは、実装する筺体が別となり物理的に距離があると
きには実現不可能となっている。このような場合、従来
は中央制御装置の同期運転方式を断念していた。
のクロックごとで全出力の一致・不一致をチェックする
ことは、実装する筺体が別となり物理的に距離があると
きには実現不可能となっている。このような場合、従来
は中央制御装置の同期運転方式を断念していた。
【０００５】
【発明が解決しようとする課題】この従来システムで
は、上記の同期運転をしない場合には、中央制御装置は
片系だけ動作し、他系の主記憶装置に内容をコピーする
方法が採られるが、他系への書込みデータの転送量が多
く、筺体間のインタフェース信号数の増大を招く。
は、上記の同期運転をしない場合には、中央制御装置は
片系だけ動作し、他系の主記憶装置に内容をコピーする
方法が採られるが、他系への書込みデータの転送量が多
く、筺体間のインタフェース信号数の増大を招く。
【０００６】また、高速大容量のデータ転送を実現する
ために大容量のＦＩＦＯバッファを必要とする。しか
し、この主記憶装置間のＦＩＦＯバッファの容量の増大
化は動作系の変更時間の増大を招き、その結果、系の再
構成時間の増大をもたらしてシステムの信頼性低下の要
因となるという問題点があった。
ために大容量のＦＩＦＯバッファを必要とする。しか
し、この主記憶装置間のＦＩＦＯバッファの容量の増大
化は動作系の変更時間の増大を招き、その結果、系の再
構成時間の増大をもたらしてシステムの信頼性低下の要
因となるという問題点があった。
【０００７】
【課題を解決するための手段】本発明の二重化装置は、
中央制御装置と主記憶装置と入出力制御装置とが０系お
よび１系として二重化されている二重化装置において、
前記０系の中央制御装置と前記０系の入出力制御装置と
は０系バスで接続され、前記１系の中央制御装置と前記
１系の入出力制御装置とは１系バスで接続され、前記０
系の中央制御装置と前記０系の入出力制御装置および前
記１系の中央制御装置と前記１系の入出力制御装置とは
それぞれ０系および１系の筺体に別々に実装されて構成
され、前記各入出力制御装置は両系の前記中央制御装置
から入力する制御信号の時間差を調停する調停回路と、
前記制御信号と両系の前記中央制御装置から入力するア
ドレスとデータとを保持する保持回路と、不一致検出回
路と、応答時間調節回路とを備え、二重化同期運転の前
記中央制御装置の動作の時間調停と不一致検出とを行う
ことを特徴とする。
中央制御装置と主記憶装置と入出力制御装置とが０系お
よび１系として二重化されている二重化装置において、
前記０系の中央制御装置と前記０系の入出力制御装置と
は０系バスで接続され、前記１系の中央制御装置と前記
１系の入出力制御装置とは１系バスで接続され、前記０
系の中央制御装置と前記０系の入出力制御装置および前
記１系の中央制御装置と前記１系の入出力制御装置とは
それぞれ０系および１系の筺体に別々に実装されて構成
され、前記各入出力制御装置は両系の前記中央制御装置
から入力する制御信号の時間差を調停する調停回路と、
前記制御信号と両系の前記中央制御装置から入力するア
ドレスとデータとを保持する保持回路と、不一致検出回
路と、応答時間調節回路とを備え、二重化同期運転の前
記中央制御装置の動作の時間調停と不一致検出とを行う
ことを特徴とする。
【０００８】また、前記調停回路は自系の入出力指示信
号を受信するとともに他系の入出力指示信号を受信して
前記自系の入出力指示信号をｎクロック遅らせ、このｎ
クロック後に前記他系の入出力指示信号が来ているかを
チェックし、前記両系の入出力指示信号がそろったとき
はこの両系の入出力指示信号を前記不一致検出回路に出
力し、前記両系の入出力指示信号がそろわなかったとき
は不一致検出信号を前記不一致検出回路に出力すること
を特徴とする。
号を受信するとともに他系の入出力指示信号を受信して
前記自系の入出力指示信号をｎクロック遅らせ、このｎ
クロック後に前記他系の入出力指示信号が来ているかを
チェックし、前記両系の入出力指示信号がそろったとき
はこの両系の入出力指示信号を前記不一致検出回路に出
力し、前記両系の入出力指示信号がそろわなかったとき
は不一致検出信号を前記不一致検出回路に出力すること
を特徴とする。
【０００９】さらに、前記不一致検出回路は前記調停回
路から前記両系の入出力指示信号を受信したとき前記保
持回路に保持されている前記アドレスとデータが一致し
ているかをチェックし、一致していれば受信終了信号を
前記応答時間調節回路に送信し、前記調停回路から前記
不一致信号を受信したときはこの不一致信号と受信終了
信号とを前記応答時間調節回路に送信することを特徴と
する。
路から前記両系の入出力指示信号を受信したとき前記保
持回路に保持されている前記アドレスとデータが一致し
ているかをチェックし、一致していれば受信終了信号を
前記応答時間調節回路に送信し、前記調停回路から前記
不一致信号を受信したときはこの不一致信号と受信終了
信号とを前記応答時間調節回路に送信することを特徴と
する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の二重化装置の一実施例を示すブロッ
ク図である。
る。図１は本発明の二重化装置の一実施例を示すブロッ
ク図である。
【００１１】図１に示すように、本実施例のシステムは
中央制御装置（以下ＣＰＵ）１０と主記憶装置（以下Ｍ
Ｍ）１５と入出力制御装置（以下ＩＯＰ）２０とが、そ
れぞれＣＰＵ１１とＭＭ１６とＩＯＰ２１とで二重化さ
れている。
中央制御装置（以下ＣＰＵ）１０と主記憶装置（以下Ｍ
Ｍ）１５と入出力制御装置（以下ＩＯＰ）２０とが、そ
れぞれＣＰＵ１１とＭＭ１６とＩＯＰ２１とで二重化さ
れている。
【００１２】０系のＣＰＵ１０と０系のＩＯＰ２０は０
系バス３０で接続され、１系のＣＰＵ１１と０系のＩＯ
Ｐ２０とは１系バス４０で接続され、０系のＣＰＵ１０
と０系のＩＯＰ２０と０系のＭＭ１５とは０系の筺体１
に実装され、１系のＣＰＵ１１とＩＯＰ２１とＭＭ１６
とは１系の筺体２に実装されている。
系バス３０で接続され、１系のＣＰＵ１１と０系のＩＯ
Ｐ２０とは１系バス４０で接続され、０系のＣＰＵ１０
と０系のＩＯＰ２０と０系のＭＭ１５とは０系の筺体１
に実装され、１系のＣＰＵ１１とＩＯＰ２１とＭＭ１６
とは１系の筺体２に実装されている。
【００１３】図４（ａ）は図１における入出力制御装置
の一例を示すブロック図、（ｂ）は同図（ａ）の動作を
説明するための図である。
の一例を示すブロック図、（ｂ）は同図（ａ）の動作を
説明するための図である。
【００１４】図４に示すように、例えばＩＯＰ２０は両
系のＣＰＵ１０，１１（図１に図示）とインタフェース
する自系インタフェース部（以下ＳＩＮＴＦ）１００，
他系インタフェース部（以下ＭＩＮＴＦ）１１０と、両
系のＣＰＵ１０，１１から入力する制御信号の時間差を
調停する調停回路（以下ＤＬＹ）５０と、上記の制御信
号と両系のＣＰＵ１０，１１から入力するアドレスとデ
ータを保持するアドレスバッファ（以下ＳＢＦ）６０，
データバッファ（以下ＭＢＦ）７０と、不一致検出回路
（以下ＭＡＴ）８０と、応答時間調節回路（以下ＲＤ
Ｌ）９０とを有している。
系のＣＰＵ１０，１１（図１に図示）とインタフェース
する自系インタフェース部（以下ＳＩＮＴＦ）１００，
他系インタフェース部（以下ＭＩＮＴＦ）１１０と、両
系のＣＰＵ１０，１１から入力する制御信号の時間差を
調停する調停回路（以下ＤＬＹ）５０と、上記の制御信
号と両系のＣＰＵ１０，１１から入力するアドレスとデ
ータを保持するアドレスバッファ（以下ＳＢＦ）６０，
データバッファ（以下ＭＢＦ）７０と、不一致検出回路
（以下ＭＡＴ）８０と、応答時間調節回路（以下ＲＤ
Ｌ）９０とを有している。
【００１５】図２は図１における両中央制御装置の同期
運転動作を説明するための図である。
運転動作を説明するための図である。
【００１６】図２に示すように０系のＣＰＵ１０は０系
のＭＭ１５をアクセスし、１系のＣＰＵ１１は１系のＭ
Ｍ１６をそれぞれアクセスしながら同期して命令実行を
している。
のＭＭ１５をアクセスし、１系のＣＰＵ１１は１系のＭ
Ｍ１６をそれぞれアクセスしながら同期して命令実行を
している。
【００１７】図３は図１における中央制御装置が同期運
転をしている場合の入出力制御装置をアクセスする動作
を説明するための図である。
転をしている場合の入出力制御装置をアクセスする動作
を説明するための図である。
【００１８】この例では、０系のＣＰＵ１０と１系のＣ
ＰＵ１１の両方が０系のＩＯＰ２０をアクセスしてい
る。ＩＯＰ２０は入出力装置（図示省略）に入出力バス
で接続されているが、その入出力制御装置と入出力装置
との接続に関しては公知の技術であり、ここでは記述を
省略する。
ＰＵ１１の両方が０系のＩＯＰ２０をアクセスしてい
る。ＩＯＰ２０は入出力装置（図示省略）に入出力バス
で接続されているが、その入出力制御装置と入出力装置
との接続に関しては公知の技術であり、ここでは記述を
省略する。
【００１９】図４において、０系バス３０を介して０系
のＣＰＵ１０からの入出力指示信号をＳＩＮＴＦ１００
で受信し、一方の１系バス４１を介して１系のＣＰＵ１
１からの入出力指示信号をＭＩＮＴＦ１０で受信する。
のＣＰＵ１０からの入出力指示信号をＳＩＮＴＦ１００
で受信し、一方の１系バス４１を介して１系のＣＰＵ１
１からの入出力指示信号をＭＩＮＴＦ１０で受信する。
【００２０】この例では、０系のＣＰＵ１０は１系のＣ
ＰＵ１１の実装されている筺体２とは別の筺体１に実装
されているため、上記の２つの入出力指示信号は正確に
同時には到着しない。そこで、ＤＬＹ５０はこの時間差
を調停する。
ＰＵ１１の実装されている筺体２とは別の筺体１に実装
されているため、上記の２つの入出力指示信号は正確に
同時には到着しない。そこで、ＤＬＹ５０はこの時間差
を調停する。
【００２１】すなわち、ＤＬＹ５０はＳＩＮＴＦ１００
から自系の入出力指示信号を受信し、またＭＩＮＴＦ１
１０から他系の入出力指示信号を受信し、ｎビットのシ
フトレジスタでＳＩＮＴＦ１００からの自系入出力指示
信号をｎクロック遅らせ、このｎクロック後にＭＩＮＴ
Ｆ１１０から他系の入出力指示信号が来ているかをチェ
ックする。
から自系の入出力指示信号を受信し、またＭＩＮＴＦ１
１０から他系の入出力指示信号を受信し、ｎビットのシ
フトレジスタでＳＩＮＴＦ１００からの自系入出力指示
信号をｎクロック遅らせ、このｎクロック後にＭＩＮＴ
Ｆ１１０から他系の入出力指示信号が来ているかをチェ
ックする。
【００２２】そして、両系の入出力指示信号がそろった
とき、両系の信号をＭＡＴ８０に出力する。また、もし
到着しないときは、不一致検出信号をＭＡＴ８０に出力
する。
とき、両系の信号をＭＡＴ８０に出力する。また、もし
到着しないときは、不一致検出信号をＭＡＴ８０に出力
する。
【００２３】ＭＡＴ８０は両系の入出力指示信号をＤＬ
Ｙ５０から受信し、ＳＢＦ６０，ＭＢＦ７０に保持され
たアドレス，データ情報が一致しているかいないかをチ
ェックし、一致していれば受信信号のみをＲＤＬ９０に
送信する。また、もしＤＬＹ５０から不一致信号を受信
したら不一致検出信号と受信終了信号をＲＤＬ９０に送
信する。
Ｙ５０から受信し、ＳＢＦ６０，ＭＢＦ７０に保持され
たアドレス，データ情報が一致しているかいないかをチ
ェックし、一致していれば受信信号のみをＲＤＬ９０に
送信する。また、もしＤＬＹ５０から不一致信号を受信
したら不一致検出信号と受信終了信号をＲＤＬ９０に送
信する。
【００２４】ＲＤＬ９０では、一致時は受信終了信号の
みを、また不一致時は不一致検出信号と受信終了信号と
をＳＩＮＴＦ１００とＭＩＮＴＦ１１０に送信する。こ
の際、両系の筺体間の距離が離れているときは、その接
続長の違いに応じた遅延期間分だけ自系への信号送出を
遅らすことにより、０系のＣＰＵ１０と１系のＣＰＵ１
１への到着時間が同時になるようにし、ＣＰＵ１０，Ｃ
ＰＵ１１の同期動作を続行できるようにする。
みを、また不一致時は不一致検出信号と受信終了信号と
をＳＩＮＴＦ１００とＭＩＮＴＦ１１０に送信する。こ
の際、両系の筺体間の距離が離れているときは、その接
続長の違いに応じた遅延期間分だけ自系への信号送出を
遅らすことにより、０系のＣＰＵ１０と１系のＣＰＵ１
１への到着時間が同時になるようにし、ＣＰＵ１０，Ｃ
ＰＵ１１の同期動作を続行できるようにする。
【００２５】このように本実施例は、別筺体に実装され
同期運転している２つの系のＣＰＵの出力を時間調停し
て一致・不一致検出を行い、応答出力を同時に到着する
ように回路を構成することにより、両系間で不一致が生
じれば、すぐに障害の検出ができるようになる。
同期運転している２つの系のＣＰＵの出力を時間調停し
て一致・不一致検出を行い、応答出力を同時に到着する
ように回路を構成することにより、両系間で不一致が生
じれば、すぐに障害の検出ができるようになる。
【００２６】
【発明の効果】以上説明したように本発明は、別々の筺
体に二重化されて実装された中央制御装置の動作の同期
化と不一致検出とが可能になるので、高性能で高信頼性
の二重化システムを実現できるという効果を有する。
体に二重化されて実装された中央制御装置の動作の同期
化と不一致検出とが可能になるので、高性能で高信頼性
の二重化システムを実現できるという効果を有する。
【図１】本発明の二重化装置の一実施例を示すブロック
図である。
図である。
【図２】図１における両中央制御装置の同期運転動作を
説明するための図である。
説明するための図である。
【図３】図１における中央制御装置が同期運転をしてい
る場合の入出力制御装置をアクセスする動作を説明する
ための図である。
る場合の入出力制御装置をアクセスする動作を説明する
ための図である。
【図４】（ａ）は図１における入出力制御装置の一例を
示すブロック図、（ｂ）は同図（ａ）の動作を説明する
ための図である。
示すブロック図、（ｂ）は同図（ａ）の動作を説明する
ための図である。
１，２ ０系，１系の筺体 １０，１１ ０系，１系の中央制御装置（ＣＰＵ） １５，１６ ０系，１系の主記憶装置（ＭＭ） ２０，２１ ０系，１系の入出力制御装置（ＩＯＰ） ３０ ０系のＣＰＵと０系のＩＯＰを接続するバス ３１ １系のＣＰＵと１系のＩＯＰを接続するバス ４０ ０系のＣＰＵと１系のＩＯＰを接続するバス ４１ １系のＣＰＵと０系のＩＯＰを接続するバス ５０ 調停回路（ＤＬＹ） ６０ アドレスバッファ（ＳＢＦ） ７０ データバッファ（ＭＢＦ） ８０ 不一致検出回路（ＭＡＴ） ９０ 応答時間調節回路（ＲＤＬ） １００ 自系のインタフェース部（ＳＩＮＴＦ） １１０ 他系のインタフェース部（ＭＩＮＴＦ）
Claims (3)
- 【請求項１】 中央制御装置と主記憶装置と入出力制御
装置とが０系および１系として二重化されている二重化
装置において、前記０系の中央制御装置と入出力制御装
置とは０系バスで接続され、前記１系の中央制御装置と
入出力制御装置とは１系バスで接続され、前記０系の中
央制御装置と前記０系の入出力制御装置および前記１系
の中央制御装置と前記１系の入出力制御装置とはそれぞ
れ０系および１系の筺体に別々に実装されて構成され、
前記各入出力制御装置は両系の前記中央制御装置から入
力する制御信号の時間差を調停する調停回路と、前記制
御信号と両系の前記中央制御装置から入力するアドレス
とデータとを保持する保持回路と、不一致検出回路と、
応答時間調節回路とを備え、二重化同期運転の前記中央
制御装置の動作の時間調停と不一致検出とを行うことを
特徴とする二重化装置。 - 【請求項２】 前記調停回路は自系の入出力指示信号を
受信するとともに他系の入出力指示信号を受信して前記
自系の入出力指示信号をｎクロック遅らせ、このｎクロ
ック後に前記他系の入出力指示信号が来ているかをチェ
ックし、前記両系の入出力指示信号がそろったときはこ
の両系の入出力指示信号を前記不一致検出回路に出力
し、前記両系の入出力指示信号がそろわなかったときは
不一致検出信号を前記不一致検出回路に出力することを
特徴とする請求項１記載の二重化装置。 - 【請求項３】 前記不一致検出回路は前記調停回路から
前記両系の入出力指示信号を受信したとき前記保持回路
に保持されている前記アドレスとデータが一致している
かをチェックし、一致していれば受信終了信号を前記応
答時間調節回路に送信し、前記調停回路から前記不一致
信号を受信したときはこの不一致信号と受信終了信号と
を前記応答時間調節回路に送信することを特徴とする請
求項１または２記載の二重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04338387A JP3123844B2 (ja) | 1992-12-18 | 1992-12-18 | 二重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04338387A JP3123844B2 (ja) | 1992-12-18 | 1992-12-18 | 二重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187185A true JPH06187185A (ja) | 1994-07-08 |
| JP3123844B2 JP3123844B2 (ja) | 2001-01-15 |
Family
ID=18317680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04338387A Expired - Lifetime JP3123844B2 (ja) | 1992-12-18 | 1992-12-18 | 二重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3123844B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009251854A (ja) * | 2008-04-04 | 2009-10-29 | Nec Corp | データ処理装置及び同期方法 |
| JP2010176602A (ja) * | 2009-02-02 | 2010-08-12 | Nec Corp | 二重化処理装置、二重化処理システム、方法及びプログラム |
| JP2010534888A (ja) * | 2007-07-24 | 2010-11-11 | ジーイー・アビエイション・システムズ・エルエルシー | 高インテグリティと高可用性のコンピュータ処理モジュール |
-
1992
- 1992-12-18 JP JP04338387A patent/JP3123844B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010534888A (ja) * | 2007-07-24 | 2010-11-11 | ジーイー・アビエイション・システムズ・エルエルシー | 高インテグリティと高可用性のコンピュータ処理モジュール |
| JP2009251854A (ja) * | 2008-04-04 | 2009-10-29 | Nec Corp | データ処理装置及び同期方法 |
| JP2010176602A (ja) * | 2009-02-02 | 2010-08-12 | Nec Corp | 二重化処理装置、二重化処理システム、方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3123844B2 (ja) | 2001-01-15 |
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