JPH06187239A - 多階層キャッシュメモリにおけるデータ一致制御方式 - Google Patents

多階層キャッシュメモリにおけるデータ一致制御方式

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JPH06187239A
JPH06187239A JP4339309A JP33930992A JPH06187239A JP H06187239 A JPH06187239 A JP H06187239A JP 4339309 A JP4339309 A JP 4339309A JP 33930992 A JP33930992 A JP 33930992A JP H06187239 A JPH06187239 A JP H06187239A
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JP
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cache memory
block
individual
invalidation
processor
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JP4339309A
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English (en)
Inventor
Eiji Ishikawa
英治 石川
Tsunemichi Shiozawa
恒道 塩澤
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NTT Inc
Original Assignee
Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【目的】 本発明の目的は、個別キャッシュメモリの無
効化するために必要となるヒット判定と、自プロセッサ
からのアクセスとの競合を減少させることができる多階
層キャッシュメモリにおけるデータ一致制御方式を提供
することである。 【構成】 本発明は、個別のキャッシュメモリ２に格納
されている全てのブロックを常に共有キャッシュメモリ
３に格納し、そのブロックがいずれかの個別キャッシュ
メモリに格納されていないかを知り、他のプロセッサ１
が書き換えを行う際に、出力される書き換えアドレスを
知ることにより、共有キャッシュメモリ３は、当該ブロ
ックを格納していない個別キャッシュメモリ２に無効化
が不要である指示を行なう。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多階層キャッシュメモ
リにおけるデータ一致制御方式に係り、特に、多階層キ
ャッシュメモリで構成されるマルチプロセッサにおい
て、各プロセッサが有する個別キャッシュメモリと、共
有キャッシュメモリ間のデータ一致制御を行うための多
階層キャッシュメモリにおけるデータ一致制御方式に関
する。
【０００２】
【従来の技術】以下に、それぞれ個別にキャッシュメモ
リを有する複数のプロセッサ、共有キャッシュメモリ、
主メモリからなる情報処理装置における、従来のデータ
一致方式を示す。
【０００３】図８は従来の多階層キャッシュメモリの一
致制御方式の構成を示す。同図に示す情報処理装置は、
プロセッサ１1 〜１n 、プロセッサ１1 〜１n 毎に配置
される個別キャッシュメモリ２1 〜２n 、複数のエント
リからなり、複数の個別キャッシュメモリ２1 〜２n の
データブロックをアドレス毎にエントリに格納する共有
キャッシュメモリ３、主メモリ４、各個別中キャッシュ
メモリ２と共有キャッシュメモリ３間でデータのやり取
りを行なうキャッシュバス５、共有キャッシュメモリ３
と主メモリ４の間でデータのやり取りを行なうメモリバ
ス６により構成される。
【０００４】主メモリ４は、同じ大きさのブロックに分
割され、個別キャッシュメモリ２1〜２n 、共有キャッ
シュメモリ３との間でブロック単位にメモリ内容の転送
を行う。
【０００５】共有キャッシュメモリ３は複数のエントリ
３００1 〜３００n からなり、各エントリ３００は、主
メモリ４に格納されているブロックの主メモリ４内のア
ドレスを示すアドレス部３１、そのブロックの状態が有
効なブロックであるか、無効なブロックであるかを示す
状態表示部３２、格納されているブロックのデータを格
納するデータ部３３からなる。
【０００６】個別キャッシュメモリ２1 〜２n は、複数
のエントリ２００1 〜２００n からなり、各エントリ２
００は、上記の共有キャッシュメモリ３と同様に、主メ
モリ４に格納されてるブロックの主メモリ上のアドレス
を示すアドレス部２11，２21〜２n1、主メモリ４に格納
されているブロック状態［有効（状態Ｓ）、無効（状態
Ｉ）］を示す状態表示部２12，２22，〜２n2、格納され
ているブロックのデータの内容を格納するデータ部
２13，２23，〜２n3からなる。
【０００７】なお、以下の説明で用いるキャッシュメモ
リにおいて、「アドレスがヒットする」とは、プロセッ
サ１より当該アドレスで指定されるデータを含むブロッ
クのアドレスがアドレス部に格納され、かつ当該エント
リの状態表示部の値が有効（状態Ｓ）であるエントリが
存在する場合を云う。また、「ブロックの無効化処理」
とは、アドレスがヒットした場合に、当該エントリの状
態表示部を有効（状態Ｓ）→無効（状態Ｉ）に変更する
ことを云う。
【０００８】図９は、従来の多階層キャッシュメモリの
一致制御方式の動作を説明するための図である。
【０００９】この例では、プロセッサ１1 を用いて説明
する。 プロセッサ１1 は、個別キャッシュメモリ２1 のエン
トリ２００1 に格納してあるアドレスａ番地に対してラ
イト（Write ）アクセスを行う。 プロセッサ１1 からのライトアクセスを受けた個別キ
ャッシュメモリ２1 は、ａ番地で指定されるアドレスが
ヒットすれば、当該エントリ２００1 のデータ部２13を
書き換える。さらに、キャッシュメモリバス５を介して
共有キャッシュメモリ３のエントリに格納してあるブロ
ックに対してライトアクセスを行う。 他の個別キャッシュメモリ２2 〜２n は、個別キャッ
シュメモリ２1 からキャッシュバス５に出力される書き
換えアドレスで指定されるデータを含むブロックの無効
化処理を行う。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
方式では、個別キャッシュメモリ２1 〜２n からキャッ
シュバス５に出力される全ての書き換えアドレスを、書
き換え元の個別キャッシュメモリ２1 以外の個別キャッ
シュメモリ２2 〜２n に入力し、ヒットするか否かの判
定を行う必要がある。この判定の間個別キャッシュメモ
リ２1 〜２n をプロセッサ１1 〜１n から使用できなく
なり、プロセッサの性能が低下するという問題がある。
【００１１】本発明は上記の点に鑑みなされたもので、
上記問題点を解決し、個別キャッシュメモリにおいて、
他の個別キャッシュメモリが書き換えたブロックを無効
化するために必要となるヒット判定と、自プロセッサか
らのアクセスとの競合を減少させることができる多階層
キャッシュメモリにおけるデータ一致制御方式を提供す
ることを目的とする。
【００１２】
【発明を解決するための手段】図１は本発明の第１の原
理構成図である。
【００１３】本発明は、それぞれ個別にキャッシュメモ
リ２を有する複数のプロセッサ１、共有キャッシュメモ
リ３、複数のブロックに分割された主メモリ４からなる
情報処理装置において、共有キャッシュメモリ３は、各
プロセッサ１毎の個別キャッシュメモリ２に格納されて
いる全てのブロックを常に自キャッシュメモリ内に格納
する格納手段３１と、格納手段３１に格納されているブ
ロックがいずれの個別キャッシュメモリ２に格納されて
いないかを知る個別キャッシュメモリ把握手段３２と、
任意のプロセッサ１が書き換えアドレスを出力した場合
に、個別キャッシュメモリ把握手段３２を参照して当該
ブロックを格納していない個別キャッシュメモリに無効
化が不要であることを指示する第１の無効化指示手段３
３とを有し、各個別キャッシュメモリは、共有キャッシ
ュメモリ３に格納されているブロックに対して他のプロ
セッサが書き換えを行う際に他のプロセッサが出力する
書き換えアドレスを知るアドレス取得手段２０と、共有
キャッシュメモリ３から送出された第１の無効化指示手
段３３とアドレス取得手段２０を用いて格納されている
ブロックの無効化を行なうか否かを判断する無効化判定
手段２１と、無効化判定手段２１の結果に基づいてブロ
ックの無効化を行なう無効化手段２２とを有する。
【００１４】また、本発明は、任意のプロセッサが書き
換えアドレスを出力した場合に、共有キャッシュメモリ
３は、個別キャッシュメモリ把握手段３２を参照して当
該ブロックを格納していない個別キャッシュメモリ及び
書き換えアドレスを出力したプロセッサの個別キャッシ
ュメモリに無効化が不要であることを指示する第２の無
効化手段を有する。
【００１５】さらに、本発明は、それぞれ個別にキャッ
シュメモリ２を有する複数のプロセッサ１、共有キャッ
シュメモリ３及び複数のブロックに分割された主メモリ
４からなる情報処理装置において、共有キャッシュメモ
リ３は、格納されているブロックがどの個別キャッシュ
メモリ２に格納されていないかを知る個別キャッシュメ
モリ把握手段３２と、任意のプロセッサ１が書き換えア
ドレスを出力すると、自キャッシュメモリ内部に書き換
えアドレスに対応するブロックを格納している場合に
は、個別キャッシュメモリ把握手段３２を参照して、ブ
ロックを格納していない個別キャッシュメモリに無効化
が不要であることを指示し、自キャッシュメモリ内部に
書き換えアドレスに対応するブロックを格納していない
場合には、いずれの個別キャッシュメモリにも無効化が
不要であることを指示しない第２の無効化指示手段とを
有し、各個別キャッシュメモリ２は、共有キャッシュメ
モリ３に格納されているブロックに対して他のプロセッ
サが書き換えを行う際に、他のプロセッサ１が出力する
書き換えアドレスを知るアドレス取得手段２０と、共有
キャッシュメモリ３から送出された第１の無効化指示手
段３３または、第２の無効化指示手段とアドレス取得手
段２０を用いて格納されているブロックの無効化を行な
うか否かを判断する無効化判定手段２１と、無効化判定
手段２１の結果に基づいてブロックの無効化を行なう無
効化手段２２とを有する。
【００１６】また、本発明は、任意のプロセッサが書き
換えアドレスを出力すると、共有キャッシュメモリ３
は、任意のプロセッサ１が出力した書き換えアドレスに
対応するブロックを格納している場合には、個別キャッ
シュメモリ把握手段３２を参照して当該ブロックを格納
していない個別キャッシュメモリ及び書き換えアドレス
を出力したプロセッサの個別キャッシュメモリに無効化
が不要であることを指示し、任意のプロセッサ１が出力
した書き換えアドレスに対応するブロックを格納してい
ない場合には、書き換えアドレスを出力したプロセッサ
の個別キャッシュメモリにのみ無効化が不要であること
を指示する第３の無効化指示手段を有する。
【００１７】
【作用】本発明は、各プロセッサ毎に個別のキャッシュ
メモリに格納されている全てのブロックを常に共有キャ
ッシュメモリ内に格納し、格納されているブロックがい
ずれかの個別キャッシュメモリに格納されていないかを
知り、他のプロセッサが書き換えを行う際に、出力され
る書き換えアドレスを知ることにより、共有キャッシュ
メモリは、当該ブロックを格納していない個別キャッシ
ュメモリに無効化が不要であることを指示し、個別キャ
ッシュメモリは無効化の指示を受けたときのみ、書き換
えアドレスを用いて個別キャッシュメモリ内の当該ブロ
ックの無効化処理を行うことによって、無効化処理のた
めにヒット判定回数を削減し、個別キャッシュメモリで
の競合を最少化する。
【００１８】また、本発明は、どの個別キャッシュメモ
リが共有キャッシュメモリに格納してあるブロックと同
様のブロックを格納しているかを知り、個別キャッシュ
メモリが、この共有キャッシュメモリに対して他のプロ
セッサが書き換えを行なう際に出力する書き換えアドレ
スを知ることにより、そのプロセッサが書き換えアドレ
スを出力すると共有キャッシュメモリは自キャッシュメ
モリ内部に当該ブロックを格納している場合には、当該
ブロックを格納していない個別キャッシュメモリを除く
全ての個別キャッシュメモリに無効化を指示し、当該ブ
ロックを格納していない場合には、全ての個別キャッシ
ュメモリに無効化を指示する。これにより、個別キャッ
シュメモリは無効化の指示を受けたときのみ、書き換え
アドレスを用いて、個別キャッシュメモリメモリ内の当
該ブロックの無効化処理を行なうことによって、無効化
処理のためにヒット判定回数が削減され、個別のキャッ
シュメモリで競合を削減することができる。
【００１９】
【実施例】以下、図面と共に本発明の実施例を説明す
る。
【００２０】図２は、本発明の一実施例の多階層キャッ
シュメモリの構成図である。同図中、図１、図８と同一
構成部分には同一符号を付す。同図において、多階層キ
ャッシュは、プロセッサ１1 〜１n 、プロセッサ個別の
キャッシュメモリ２1 〜２n 、共有キャッシュメモリ
３、主メモリ４、キャッシュバス５、メモリバス６によ
り構成されている。
【００２１】主メモリ４は、同じ大きさのブロックに分
割され、個別キャッシュメモリ２1〜２n 、共有キャッ
シュメモリ３との間ではブロック単位にメモリ内容の転
送を行う。
【００２２】共有キャッシュメモリ３は、複数のエント
リ３００1 〜３００n からなり、各エントリ３００は、
主メモリ４に格納されているブロックの主メモリ４内の
アドレスを示すアドレス部３１、主メモリ４内のブロッ
クが有効であるか無効であるかの状態を示す状態表示部
３２、格納されているブロックのデータを示すデータ部
３３及び、共有キャッシュメモリ３と同様のブロックが
いずれの個別キャッシュメモリに格納されていないかを
示す個別キャッシュメモリに対応して設けられるフラグ
３４1 〜３４n から構成される。
【００２３】共有キャッシュメモリ３の機能は、以下の
ものである。 ａ）複数のエントリを持つ。 ｂ）共有キャッシュメモリ３のデータ部３３のブロック
が書き換えられた場合に、書き換えアクセスを行った個
別キャッシュメモリ２及び当該ブロックを格納していな
い個別キャッシュメモリに無効化が不要であることを指
示する。 ｃ）新たに共有キャッシュメモリ３にブロックを格納す
るために共有キャッシュメモリ３のデータ部３３に格納
されているブロックがプロセッサ１のアクセスにより削
除される場合に、当該ブロックを格納していない個別キ
ャッシュメモリに無効化が不要であることを指示する。
【００２４】プロセッサ個別のキャッシュメモリ２1 〜
２n は、複数のエントリからなり、各エントリは、格納
されているブロックのメモリアドレスを示すアドレス部
２11〜２n1、そのブロックの状態を示す状態表示部［有
効（状態Ｓ）／無効（状態Ｉ）］２12〜２n2、ブロック
が格納されているデータ部２13〜２n3、及び他の個別キ
ャッシュメモリ２から共有キャッシュメモリ３へのライ
トアクセスを検出し、当該アドレスを記憶するレジスタ
２14〜２n4から構成される。
【００２５】共有キャッシュメモリ３は、キャッシュミ
スヒット後の置換アルゴリズムにより、共有キャッシュ
メモリ３のデータ部３３のブロックが共有キャッシュメ
モリ３から追い出された場合には、当該エントリのフラ
グ３41〜３4n を用いて当該ブロックを格納していない
個別キャッシュメモリに無効化が不要である指示を行な
う機能（後述の包合関係を保証する機能）を有する。
【００２６】図３は本発明の一実施例の動作を説明する
ための図（その１）である。同図に示す処理は、プロセ
ッサ１より個別キャッシュメモリ２1 にヒットした場合
に、個別キャッシュメモリ２のアドレス部２n1で指定さ
れるアドレスのデータをプロセッサ１に対して送出する
のみであるリード（Read) アクセスの動作を例として、
共有キャッシュメモリ３のフラグ３41から３4nに情報を
セットする方法について説明する。
【００２７】プロセッサ１（この場合は例としてプロ
セッサ１1 ）がａ番地に対してリードアクセスを行な
う。
【００２８】プロセッサ１1 からのリードアクセスを
受けた個別キャッシュメモリ（この場合は例として個別
キャッシュメモリ２1 ）において、キャッシュミスヒッ
トが発生する（個別キャッシュメモリ２1 において、ア
ドレスａ番地で指定されるデータを含むブロックのアド
レスがアドレス部２11に格納されておらず、当該エント
リの状態表示部２12が無効（状態Ｉ）である）。
【００２９】個別キャッシュメモリ２1 は共有キャッ
シュメモリ３に対してリードアクセスを行なう（キャッ
シュバス５にアドレスａとプロセッサ番号（＃１）を送
出する）。
【００３０】共有キャッシュメモリ３は、アドレスの
ヒットを判定し、ヒットしている場合は、当該ブロック
を格納しているエントリのフラグ３41〜３4nの中からリ
ード元プロセッサ１に対応するフラグ３41をセット（値
［１］）し、当該ブロックを個別キャッシュメモリ２1
に転送する。一方、アドレスがミスヒットしている場合
は、当該ブロックを主メモリ４からリードして、フラグ
３42〜３4nをリセット（値［０］）し、上記処理を行な
う。
【００３１】個別キャッシュメモリ２1 は、共有キャ
ッシュメモリ３から転送された当該ブロックを自キャッ
シュメモリ内のデータ部２13に格納すると共に、プロセ
ッサ１1 に対してａ番地で指定されるブロックのデータ
を送出する。
【００３２】次に、プロセッサからのリードアクセスが
個別キャッシュメモリ２でミスヒットした場合の動作に
ついて説明する。
【００３３】図４は本発明の一実施例の動作を説明する
ための図（その２）である。同図において、本実施例
は、個別キャッシュメモリ２でミスヒットの場合におい
て、アドレスで指定されるデータをプロセッサ１に対し
て送出する場合を例として、共有キャッシュメモリ３の
フラグ３41〜３4nに情報をセットする方法について説明
する。
【００３４】プロセッサ（この場合は例としてプロセ
ッサ１1 ）がアドレスａ番地に対してリードアクセスを
行なう。
【００３５】プロセッサ１1 からのリードアクセスを
受けた個別キャッシュメモリ２1 において、キャッシュ
ミスヒットが発生する。
【００３６】個別キャッシュメモリ２1 は、共有キャ
ッシュメモリ３に対してリードアクセスを行なう（キャ
ッシュバス５にアドレスａとプロセッサ番号（＃１）を
送出する）。
【００３７】共有キャッシュメモリ３は、アドレス部
３1 を参照することによりヒットの判定を行い、ヒット
している場合は、データ部３3 のブロックを格納してい
るエントリのフラグ３41〜３4nの中からリード元プロセ
ッサ１1 に対応するフラグ３ 41をセット（値「１」）
し、当該ブロックを個別キャッシュメモリ２1 に送出す
る。
【００３８】また、共有キャッシュメモリ３のアドレス
がミスヒットしている場合には、当該ブロックを主メモ
リ４からリードし、予め定められた手続きに従ってエン
トリを選択し、当該エントリのデータ部３3 に主メモリ
４からリードしたブロックを格納し、アドレス部３1 に
アドレスを格納し、状態表示部３2 に有効（状態Ｓ）を
セットし、フラグ３42〜３4nをセット（値「１」）し、
上記の処理を行なう。
【００３９】個別キャッシュメモリ２1 は、当該ブロ
ックを自キャッシュメモリ内のデータ部２13に格納する
と共に、プロセッサ１1 に対してａ番地で指定されるデ
ータを送出する。
【００４０】図５は本発明の一実施例の動作を説明する
ための図（その３）の動作を説明するための図である。
同図は、プロセッサ１からの共有キャッシュメモリ３に
ライトアクセスを行なう場合を示す。
【００４１】本実施例では、プロセッサ１1 からのライ
トアクセスが共有キャッシュメモリ３にヒットした場合
に他のプロセッサ１n の個別キャッシュメモリ２n 内の
ブロックの無効化処理を行なう動作について説明する。
【００４２】プロセッサ１1 がａ番地に対してライト
アクセスを行なう。
【００４３】プロセッサ１1 からのライトアクセスを
受けた個別キャッシュメモリ２1 は、ａ番地で指定され
るアドレスがヒットすれば、当該エントリのデータ部２
13の内容を書き換える。さらに、共有キャッシュメモリ
３に対してライトアクセスを行なう。
【００４４】他の個別キャッシュメモリ２2 〜２
5 は、キャッシュバス５に出力された書き換えアドレス
ａをレジスタ２24〜２54に格納する。
【００４５】共有キャッシュメモリ３は、フラグ３41
〜３45 の情報をもとに、当該ブロックを格納していな
い（対応するフラグの値が「０」であり、無効化のため
のヒットの判定が不要な）個別キャッシュメモリ２1 ，
２2 、及び書き換えアドレスを出力したプロセッサ１1
の個別キャッシュメモリ２1 に無効化が不要である指示
を行なうと共に、フラグ３45をリセット（値「０」）す
る。
【００４６】すなわち、当該ブロックを格納していない
個別キャッシュメモリ２1 、２2 は、無効化が不要であ
り、個別キャッシュメモリ２3 、２5 は無効化が必要と
なる。従って、個別キャッシュメモリ２3 ，２5 に対応
する共有キャッシュメモリ３のフラグ３45の値を「１」
から「０」に変更する。
【００４７】無効化指示を受けた個別キャッシュメモ
リ２5 は、レジスタ２54に格納されているアドレスａの
ヒットを判定する。ここでは、ヒットしているので状態
表示部２52を状態Ｓから状態Ｉに替える無効化処理を行
なう。
【００４８】また、無効化指示を受けなかった個別キャ
ッシュメモリ２1 ，２2 ，２3 は、レジスタ２14、
２24，２34に格納されているアドレスａを破棄する。
【００４９】次に、第４の実施例として、プロセッサか
らのライトアクセスによって、他のプロセッサの個別キ
ャッシュメモリ２内のブロックの無効化処理を行なう動
作について説明する。
【００５０】図６は、本発明の一実施例の動作を説明す
るための図（その４）である。同図は、共有キャッシュ
メモリ３にミスヒットした場合を示す。
【００５１】本実施例は、同図により、プロセッサ１1
からのライトアクセスが、共有キャッシュメモリにヒッ
トしなかった場合の個別キャッシュメモリの無効化処理
について説明する。
【００５２】プロセッサ（この場合は、例として、プ
ロセッサ１1 ）がａ番地に対してライトアクセスを行な
う。
【００５３】プロセッサ１1 からのライトアクセスを
指示され、個別キャッシュメモリ（個別キャッシュメモ
リ２1 ）は、ａ番地で指定されるアドレスがヒットすれ
ば、当該エントリのデータ部２13を書き換え、さらに共
有キャッシュメモリ３に対してライトアクセスを行な
う。
【００５４】他の個別キャッシュメモリ２2 〜２
n は、キャッシュバス５に出力される書き換えアドレス
をレジスタ２24〜２n4に格納する。
【００５５】共有キャッシュメモリ３は、自キャッシ
ュメモリ内部に当該ブロックを格納しているか検索し、
格納していない場合は、メモリ４に対してリードアクセ
スを行なうと共に、書き換えアクセスを行なったプロセ
ッサ１1 の個別キャッシュメモリ２1 を除く全ての個別
キャッシュメモリ２2 〜２n に対して無効化の指示を行
い、予め定められた手続きに従って、エントリを選択
し、当該エントリのデータ部３3 に主メモリ４からリー
ドしたブロックを格納し、アドレス部３1 にアドレスａ
を格納し、状態表示部３2 に有効（状態Ｓ）をセット
し、他のフラグ３42〜３4nをリセット（値「０」）す
る。
【００５６】無効化指示を受けた個別キャッシュメモ
リ２2 〜２n はレジスタ２24〜２n4に格納されているア
ドレスａのヒットを判定し、ヒットしている場合には、
無効化処理を行なう。
【００５７】無効化指示を受けなかった個別キャッシュ
メモリ２1 は、レジスタ２14に格納されているアドレス
ａを破棄する。
【００５８】なお、個別キャッシュメモリ２1 〜２n へ
の無効化指示方法として、上記の実施例では、書き換え
られるブロックを格納していない個別キャッシュメモリ
及び書き換えを行なう個別キャッシュメモリに無効化の
指示を行なうことを説明したが、プロセッサ１が共有キ
ャッシュメモリ３内のブロックを書き換えた際に当該ブ
ロックを格納していない個別キャッシュメモリのみに無
効化が不要である指示（共有キャッシュメモリでミスヒ
ットした場合には、全ての個別キャッシュメモリに無効
化を指示）を行い、無効化の指示を受けた個別キャッシ
ュメモリのうち、書き換えアドレスを出力したプロセッ
サの個別キャッシュメモリは無効化指示を無視する。
【００５９】本発明の他の実現方式として、書き換えア
ドレスを格納するレジスタを設けずに、プロセッサ１1
〜１n が共有キャッシュメモリ３内の任意のブロックを
書き換えた際に、共有キャッシュメモリ３から個別キャ
ッシュメモリ２1 〜２n に対して無効化指示が行なわれ
るまで書き換えアドレスを出力し、無効化指示を受けた
個別キャッシュメモリ２1 〜２n は、この書き換えアド
レスに基づいて自キャッシュ内の当該ブロックを無効化
する方法もある。
【００６０】また、プロセッサ１1 〜１n が共有キャッ
シュメモリ３内の任意のブロックを書き換えた際に、当
該ブロックを格納していない個別キャッシュメモリ２1
〜２ n を除く全ての個別キャッシュメモリ２1 〜２n に
無効化を指示し、無効化指示を受けた個別キャッシュメ
モリ２1 〜２n のうち、書き換えアドレスを出力したプ
ロセッサの個別キャッシュメモリ２1 〜２n のみ無効化
指示を無視する方法もある。
【００６１】上記を実施するためには、全てのプロセッ
サ１1 〜１n の個別キャッシュメモリ２1 〜２n に格納
されているブロックが共有キャッシュメモリ３内に存在
する（包合関係を保証する）必要がある。ここでは、そ
の制御方法について説明する。
【００６２】包合関係を保証する方法として共有キャッ
シュメモリ３に格納されているブロックが他のブロック
で置き換えられる場合に、置き換え前のブロックを格納
している全ての個別キャッシュメモリに対して置き換え
前の無効化の処理を指示する。
【００６３】図７は本発明の一実施例の動作を説明する
ための図（その５）である。同図は、共有キャッシュメ
モリ内のエントリが無効化された場合を示す。
【００６４】新たにブロックを格納する共有キャッシ
ュメモリ３のエントリとして、アドレス部３１がアドレ
スＡで指定されるブロックを格納しているエントリが選
択される。
【００６５】共有キャッシュメモリ３は、エントリ内
のフラグ３41〜３4nの情報をもとに、アドレスＡで指定
されるブロックを格納している全ての個別キャッシュメ
モリに対して無効化の指示と、無効化するブロックのア
ドレス（この場合はＡ）を送出する。
【００６６】無効化指示を受けた個別キャッシュメモ
リはアドレスＡのヒットを判定し、ヒットしている場合
には当該ブロックの無効化処理を行なう。
【００６７】具体的には、共有キャッシュメモリ３のア
ドレスＡで指定されるブロックを格納しているエントリ
が選択されると、共有キャッシュメモリ３は、エントリ
内のフラグ３41〜３4nの情報を参照する。ここで、フラ
グ３41＝１、３42＝１、３43＝０であった場合、アドレ
スＡで指定されるブロックを格納している個別キャッシ
ュメモリ２は、個別キャッシュメモリ２1 、２3 である
ことが分かる。そこで、個別キャッシュメモリ２1 、２
3 の状態管理部２12、２32に対して、状態Ｓから状態Ｉ
に変更する無効化を指示し、同時に、アドレス部２11、
２32にアドレスＡを送出する。無効化指示を受けた個別
キャッシュメモリ２1 、２3 は、アドレスＡに対するヒ
ットを判定し、ヒットしている場合には、アドレスＡに
対応するデータ部２13、２33内のブロックを無効化す
る。
【００６８】このように、先に格納しているブロックを
無効化することにより、新しいブロックを書き込むこと
ができる。
【００６９】
【発明の効果】上述のように、本発明によれば、多階層
キャッシュメモリで構成されるマルチプロセッサにおい
て共有キャッシュメモリが格納しているブロックと同様
のブロックを格納している個別キャッシュメモリに対し
てのみ無効化を指示する。従って、個別キャッシュメモ
リは共有キャッシュメモリからの指示を受けた時のみ、
無効化処理を行なうことにより、個別キャッシュメモリ
と共有キャッシュメモリ間でのデータ一致制御を行なう
際に、個別キャッシュメモリにおいて、他の個別キャッ
シュメモリが書き換えたブロックを無効化するために必
要となるヒット判定と、自プロセッサからのアクセスと
の競合を減少させることが可能となり、マルチプロセッ
サ構成時の各プロセッサの性能を高めることができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の一実施例の多階層キャッシュメモリの
構成図である。
【図３】本発明の一実施例の動作を説明するための図
（その１）である。
【図４】本発明の一実施例の動作を説明するための図
（その２）である。
【図５】本発明の一実施例の動作を説明するための図
（その３）である。
【図６】本発明の一実施例の動作を説明するための図
（その４）である。
【図７】本発明の一実施例の動作を説明するための図
（その５）である。
【図８】従来の多階層キャッシュメモリの一致制御方式
の構成図である。
【図９】従来の多階層キャッシュメモリの一致制御方式
の動作を説明するための図である。
【符号の説明】
１1 〜１n プロセッサ ２1 〜２n 個別キャッシュメモリ ２11〜２n1 アドレス部 ２12〜２n2 状態表示部 ２13〜２n3 データ部 ２14〜２n4 レジスタ ３ 共有キャッシュメモリ ３1 アドレス部 ３2 状態表示部 ３3 データ部 ３41〜３4n フラグ ４ 主メモリ ５ キッシュバス ６ メモリバス ２０ アドレス取得手段 ２１ 無効化判定手段 ２２ 無効化手段 ３１ 格納手段 ３２ 個別キャッシュメモリ把握手段 ３３ 第１の無効化指示手段 ２００ 個別キャッシュメモリエントリ ３００ 共有キャッシュメモリエントリ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ個別にキャッシュメモリを有す
    る複数のプロセッサ、共有キャッシュメモリ、複数のブ
    ロックに分割された主メモリからなる情報処理装置にお
    いて、 該共有キャッシュメモリは、各プロセッサの個別キャッ
    シュメモリに格納されている全てのブロックを常に自キ
    ャッシュメモリ内に格納する格納手段と、該格納手段に
    格納されているブロックがいずれの個別キャッシュメモ
    リに格納されていないかを知る個別キャッシュメモリ把
    握手段と、任意のプロセッサが書き換えアドレスを出力
    した場合に、該個別キャッシュメモリ把握手段を参照し
    て当該ブロックを格納していない個別キャッシュメモリ
    に無効化が不要であることを指示する第１の無効化指示
    手段とを有し、 各個別キャッシュメモリは、該共有キャッシュメモリに
    格納されているブロックに対して他のプロセッサが書き
    換えを行う際に該他のプロセッサが出力する書き換えア
    ドレスを知るアドレス取得手段と、該共有キャッシュメ
    モリから送出された該第１の無効化指示手段と該アドレ
    ス取得手段を用いて格納されているブロックの無効化を
    行なうか否かを判断する無効化判定手段と、該無効化判
    定手段の結果に基づいて該ブロックの無効化を行なう無
    効化手段とを有することを特徴とする多階層キャッシュ
    メモリにおけるデータ一致制御方式。
  2. 【請求項２】 任意のプロセッサが書き換えアドレスを
    出力した場合に、前記共有キャッシュメモリは、該個別
    キャッシュメモリ把握手段を参照して、当該ブロックを
    格納していない個別キャッシュメモリ及び書き換えアド
    レスを出力したプロセッサの個別キャッシュメモリに無
    効化が不要であることを指示する第２の無効化手段を有
    する請求項１記載の多階層キャッシュメモリにおけるデ
    ータ一致制御方式。
  3. 【請求項３】 それぞれ個別にキャッシュメモリを有す
    る複数のプロセッサ、共有キャッシュメモリ及び複数の
    ブロックに分割された主メモリからなる情報処理装置に
    おいて、 該共有キャッシュメモリは、格納されているブロックが
    どの個別キャッシュメモリに格納されていないかを知る
    個別キャッシュメモリ把握手段と、任意のプロセッサが
    書き換えアドレスを出力すると、自キャッシュメモリ内
    部に該書き換えアドレスに対応するブロックを格納して
    いる場合には、該個別キャッシュメモリ把握手段を参照
    して、該ブロックを格納していない個別キャッシュメモ
    リに無効化が不要であることを指示し、自キャッシュメ
    モリ内部に該書き換えアドレスに対応するブロックを格
    納していない場合には、いずれの個別キャッシュメモリ
    にも無効化が不要であることを指示しない第２の無効化
    指示手段とを有し、 該個別キャッシュメモリは 該共有キャッシュメモリに
    格納されているブロックに対して他のプロセッサが書き
    換えを行う際に、該他のプロセッサが出力する書き換え
    アドレスを知るアドレス取得手段と、該共有キャッシュ
    メモリから送出された該第１の無効化指示手段と該アド
    レス取得手段を用いて格納されているブロックの無効化
    を行なうか否かを判断する無効化判定手段と、該無効化
    判定手段の結果に基づいて該ブロックの無効化を行なう
    無効化手段とを有することを特徴とする多階層キャッシ
    ュメモリにおけるデータ一致制御方式。
  4. 【請求項４】 任意のプロセッサが書き換えアドレスを
    出力すると、前記共有キャッシュメモリは、任意のプロ
    セッサが出力した書き換えアドレスに対応するブロック
    を格納している場合には、該個別キャッシュメモリ把握
    手段を参照して、当該ブロックを格納していない個別キ
    ャッシュメモリ及び書き換えアドレスを出力したプロセ
    ッサの個別キャッシュメモリに無効化が不要であること
    を指示し、任意のプロセッサが出力した書き換えアドレ
    スに対応するブロックを格納していない場合には、書き
    換えアドレスを出力したプロセッサの個別キャッシュメ
    モリにのみ無効化が不要であることを指示する第３の無
    効化指示手段を有する請求項３記載の多階層キャッシュ
    メモリにおけるデータ一致制御方式。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7673104B2 (en) 2004-08-31 2010-03-02 Fujitsu Limited Information processing apparatus, system controller, local snoop control method, and local snoop control program recorded computer-readable recording medium
JP2011065574A (ja) * 2009-09-18 2011-03-31 Fujitsu Ltd キャッシュメモリ制御装置およびキャッシュメモリ制御方法
US9727468B2 (en) 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US10047282B2 (en) 2014-03-18 2018-08-14 Apdn (B.V.I.) Inc. Encrypted optical markers for security applications
US10741034B2 (en) 2006-05-19 2020-08-11 Apdn (B.V.I.) Inc. Security system and method of marking an inventory item and/or person in the vicinity

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7673104B2 (en) 2004-08-31 2010-03-02 Fujitsu Limited Information processing apparatus, system controller, local snoop control method, and local snoop control program recorded computer-readable recording medium
US9727468B2 (en) 2004-09-09 2017-08-08 Intel Corporation Resolving multi-core shared cache access conflicts
US10078592B2 (en) 2004-09-09 2018-09-18 Intel Corporation Resolving multi-core shared cache access conflicts
US10741034B2 (en) 2006-05-19 2020-08-11 Apdn (B.V.I.) Inc. Security system and method of marking an inventory item and/or person in the vicinity
JP2011065574A (ja) * 2009-09-18 2011-03-31 Fujitsu Ltd キャッシュメモリ制御装置およびキャッシュメモリ制御方法
US10047282B2 (en) 2014-03-18 2018-08-14 Apdn (B.V.I.) Inc. Encrypted optical markers for security applications

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