JPH06187247A - 不揮発性メモリチェック回路 - Google Patents
不揮発性メモリチェック回路Info
- Publication number
- JPH06187247A JPH06187247A JP4336449A JP33644992A JPH06187247A JP H06187247 A JPH06187247 A JP H06187247A JP 4336449 A JP4336449 A JP 4336449A JP 33644992 A JP33644992 A JP 33644992A JP H06187247 A JPH06187247 A JP H06187247A
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- JP
- Japan
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- parity
- parity bit
- volatile memory
- bit
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 不揮発性メモリチェック回路に関し、停電し
復電した時常に不揮発性メモリのチェックが可能な不揮
発性メモリチェック回路の提供を目的とする。 【構成】 不揮発性メモリ１にデータを書き込む時、パ
リティ計算回路２にて該データのパリティビットを計算
し、計算したパリティビットをパリティビット用不揮発
性メモリ３に書込み記憶しておき、不揮発性メモリ１よ
り書き込んだデータを読出しパリティ計算比較回路４に
入力しパリティビットを計算させる時、パリティビット
用不揮発性メモリ３よりパリティビットも読出しパリテ
ィ計算比較回路４に入力し、パリティ計算比較回路４で
は計算したパリティビットと、入力するパリティビット
と比較し一致しなければ警報を出力する構成とする。
復電した時常に不揮発性メモリのチェックが可能な不揮
発性メモリチェック回路の提供を目的とする。 【構成】 不揮発性メモリ１にデータを書き込む時、パ
リティ計算回路２にて該データのパリティビットを計算
し、計算したパリティビットをパリティビット用不揮発
性メモリ３に書込み記憶しておき、不揮発性メモリ１よ
り書き込んだデータを読出しパリティ計算比較回路４に
入力しパリティビットを計算させる時、パリティビット
用不揮発性メモリ３よりパリティビットも読出しパリテ
ィ計算比較回路４に入力し、パリティ計算比較回路４で
は計算したパリティビットと、入力するパリティビット
と比較し一致しなければ警報を出力する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリのチェ
ックを停電し復電時常に行うことが出来る不揮発性メモ
リチェック回路に関する。
ックを停電し復電時常に行うことが出来る不揮発性メモ
リチェック回路に関する。
【０００２】
【従来の技術】図４は従来例の不揮発性メモリチェック
回路のブロック図である。図４ではチェックを行う主メ
モリ１はＮアドレス×１バイトの電気的一括消去書替え
形ＲＯＭ（以下フラッシュＲＯＭと称す）の不揮発性メ
モリであり、パリティビット用メモリ１０はビットアク
セス可能な、Ｎアドレス×１ビットのＳＲＡＭであり、
停電時の消去を防ぐ為に電池１１より電力を供給するよ
うにしている。
回路のブロック図である。図４ではチェックを行う主メ
モリ１はＮアドレス×１バイトの電気的一括消去書替え
形ＲＯＭ（以下フラッシュＲＯＭと称す）の不揮発性メ
モリであり、パリティビット用メモリ１０はビットアク
セス可能な、Ｎアドレス×１ビットのＳＲＡＭであり、
停電時の消去を防ぐ為に電池１１より電力を供給するよ
うにしている。
【０００３】主メモリ１のチェックを行う時は、主メモ
リ１に、図４の（Ａ）に示す如くアドレス０より順番に
１バイトづつデータを書込み、又データを１バイトづつ
パリティ計算回路２に入力させ各バイトのパリティビッ
トを計算させ、パリティビット用メモリ１０に、図４
（Ａ）に示す如くアドレス００より順番にパリティビッ
トを書き込ませる。
リ１に、図４の（Ａ）に示す如くアドレス０より順番に
１バイトづつデータを書込み、又データを１バイトづつ
パリティ計算回路２に入力させ各バイトのパリティビッ
トを計算させ、パリティビット用メモリ１０に、図４
（Ａ）に示す如くアドレス００より順番にパリティビッ
トを書き込ませる。
【０００４】次に、主メモリ１及びパリティビット用メ
モリ１０のアドレス００より順次データ及びパリティビ
ットを読出し、パリティ計算比較回路４に入力させ、パ
リティ計算比較回路４にて入力したデータのパリティビ
ットを求め、入力するパリティビットと比較し、異なっ
ていれば主メモリ１が異常であるので、警報信号をフリ
ップフロップ５に入力し、警報を出力させる。
モリ１０のアドレス００より順次データ及びパリティビ
ットを読出し、パリティ計算比較回路４に入力させ、パ
リティ計算比較回路４にて入力したデータのパリティビ
ットを求め、入力するパリティビットと比較し、異なっ
ていれば主メモリ１が異常であるので、警報信号をフリ
ップフロップ５に入力し、警報を出力させる。
【０００５】
【発明が解決しようとする課題】しかしながら、電池１
１が消耗していると、停電となつた時パリティビット用
メモリ１０に書き込んだパリティビットは消去されるの
で、復電した時主メモリ１のチェックが出来なくなる問
題点がある。
１が消耗していると、停電となつた時パリティビット用
メモリ１０に書き込んだパリティビットは消去されるの
で、復電した時主メモリ１のチェックが出来なくなる問
題点がある。
【０００６】本発明は、停電し復電した時常に不揮発性
メモリ（主メモリ）のチェックが可能な不揮発性メモリ
チェック回路の提供を目的としている。
メモリ（主メモリ）のチェックが可能な不揮発性メモリ
チェック回路の提供を目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、不揮発性メモリ１にデ
ータを書き込む時、パリティ計算回路２にて該データの
パリティビットを計算し、計算したパリティビットをパ
リティビット用不揮発性メモリ３に書込み記憶してお
き、該不揮発性メモリ１より書き込んだデータを読出し
パリティ計算比較回路４に入力しパリティビットを計算
させる時、該パリティビット用不揮発性メモリ３よりパ
リティビットも読出し該パリティ計算比較回路４に入力
し、該パリティ計算比較回路４では計算したパリティビ
ットと、入力するパリティビットと比較し一致しなけれ
ば警報を出力する構成とする。
ック図である。図１に示す如く、不揮発性メモリ１にデ
ータを書き込む時、パリティ計算回路２にて該データの
パリティビットを計算し、計算したパリティビットをパ
リティビット用不揮発性メモリ３に書込み記憶してお
き、該不揮発性メモリ１より書き込んだデータを読出し
パリティ計算比較回路４に入力しパリティビットを計算
させる時、該パリティビット用不揮発性メモリ３よりパ
リティビットも読出し該パリティ計算比較回路４に入力
し、該パリティ計算比較回路４では計算したパリティビ
ットと、入力するパリティビットと比較し一致しなけれ
ば警報を出力する構成とする。
【０００８】
【作用】本発明にれば、パリティビットを記憶するメモ
リ３に不揮発性メモリを用い、電池等の消耗品を用いず
に停電になっても書き込んだパリティビットが消去され
ないようにしているので、復電した時常に不揮発性メモ
リ１のチェックが可能となる。
リ３に不揮発性メモリを用い、電池等の消耗品を用いず
に停電になっても書き込んだパリティビットが消去され
ないようにしているので、復電した時常に不揮発性メモ
リ１のチェックが可能となる。
【０００９】
【実施例】図２は本発明の実施例の不揮発性メモリチェ
ック回路のブロック図、図３は本発明の他の実施例の不
揮発性メモリチェック回路のブロック図である。
ック回路のブロック図、図３は本発明の他の実施例の不
揮発性メモリチェック回路のブロック図である。
【００１０】図２で図４の従来例と異なる点はパリティ
ビット用メモリにフラッシュＲＯＭを用いた点であるの
で、この異なる点を中心に以下説明する。フラッシュＲ
ＯＭは、電気的書換形ＲＯＭ（ＥＥＰＲＯＭ）に比し大
容量安価であるが、バイト単位の書換が出来ずブロック
書換となる為に、パリティビットを記憶するのに、図２
（Ａ）に示す如くデータ幅８ビット中の１ビットを用い
る。
ビット用メモリにフラッシュＲＯＭを用いた点であるの
で、この異なる点を中心に以下説明する。フラッシュＲ
ＯＭは、電気的書換形ＲＯＭ（ＥＥＰＲＯＭ）に比し大
容量安価であるが、バイト単位の書換が出来ずブロック
書換となる為に、パリティビットを記憶するのに、図２
（Ａ）に示す如くデータ幅８ビット中の１ビットを用い
る。
【００１１】アドレスは主メモリ１と共通とし、動作は
図４の従来例と同じく、主メモリ１のチェックを行う時
は、主メモリ１に、図２の（Ａ）に示す如くアドレス０
０より順番に１バイトづつデータを書込み、又データを
１バイトづつパリティ計算回路２に入力させ各バイトの
パリティビットを計算させ、パリティビット用不揮発性
メモリ３に、図２（Ａ）に示す如くアドレス００より順
番にパリティビットを書き込ませる。
図４の従来例と同じく、主メモリ１のチェックを行う時
は、主メモリ１に、図２の（Ａ）に示す如くアドレス０
０より順番に１バイトづつデータを書込み、又データを
１バイトづつパリティ計算回路２に入力させ各バイトの
パリティビットを計算させ、パリティビット用不揮発性
メモリ３に、図２（Ａ）に示す如くアドレス００より順
番にパリティビットを書き込ませる。
【００１２】次に、主メモリ１及びパリティビット用不
揮発性メモリ３のアドレス００より順次データ及びパリ
ティビットを読出し、パリティ計算比較回路４に入力さ
せ、パリティ計算比較回路４にて入力したデータのパリ
ティビットを求め、入力するパリティビットと比較し、
異なっていれば主メモリ１が異常であるので、警報信号
をフリップフロップ５に入力し、警報を出力させる。
揮発性メモリ３のアドレス００より順次データ及びパリ
ティビットを読出し、パリティ計算比較回路４に入力さ
せ、パリティ計算比較回路４にて入力したデータのパリ
ティビットを求め、入力するパリティビットと比較し、
異なっていれば主メモリ１が異常であるので、警報信号
をフリップフロップ５に入力し、警報を出力させる。
【００１３】図３の場合は、パリティビット用不揮発性
メモリ６にＥＥＰＲＯＭを用いた場合で、ＥＥＰＲＯＭ
は小容量のデバイスしかなく又８ビット単位のアクセス
しか出来ない為に、パリティビットは図３（Ａ）のパリ
ティビット用メモリに示す如く８ビットのビット幅に順
次パリティビットを書込み、これを順次読み出すように
したものであります。
メモリ６にＥＥＰＲＯＭを用いた場合で、ＥＥＰＲＯＭ
は小容量のデバイスしかなく又８ビット単位のアクセス
しか出来ない為に、パリティビットは図３（Ａ）のパリ
ティビット用メモリに示す如く８ビットのビット幅に順
次パリティビットを書込み、これを順次読み出すように
したものであります。
【００１４】図３で図２の不揮発性メモリチェック回路
と異なる点は、パリティビット用不揮発性メモリにパリ
ティビットを書込み読み出す場合、１：８スイッチ回路
７，８ビットのラッチ回路８を持つ書込み手段１２，
８：１セレクタ９を持つ読出し手段１３を用いた点であ
るので、この異なる点を中心に以下説明する。
と異なる点は、パリティビット用不揮発性メモリにパリ
ティビットを書込み読み出す場合、１：８スイッチ回路
７，８ビットのラッチ回路８を持つ書込み手段１２，
８：１セレクタ９を持つ読出し手段１３を用いた点であ
るので、この異なる点を中心に以下説明する。
【００１５】パリティ計算回路２で順次求めたパリティ
ビットの８ビット分を、図３（Ａ）に示す主メモリ１へ
のアドレスの下位３ビットが入力する１：８スイッチ回
路７にて切り替えて８ビットのラッチ回路８に貯め、図
３（Ａ）に示す如く、主メモリ１へのアドレスの下位３
ビットを除いたアドレスにて、パリティビット用不揮発
性メモリ６に書き込ませる。
ビットの８ビット分を、図３（Ａ）に示す主メモリ１へ
のアドレスの下位３ビットが入力する１：８スイッチ回
路７にて切り替えて８ビットのラッチ回路８に貯め、図
３（Ａ）に示す如く、主メモリ１へのアドレスの下位３
ビットを除いたアドレスにて、パリティビット用不揮発
性メモリ６に書き込ませる。
【００１６】読み出すのは、主メモリ１よりデータを読
み出すのと同時に、主メモリ１へのアドレスの下位３ビ
ットを除いたアドレスにて８ビットを読出し、主メモリ
１へのアドレスの下位３ビットを用いた８：１セレクタ
９にて主メモリ１より読み出したデータに対応するパリ
ティビットを選択させ、パリティ計算比較回路４に入力
し、主メモリ１より読み出したデータより計算したパリ
ティビットと比較し一致しなければ主メモリ１が異常で
あるので警報を出力させる。
み出すのと同時に、主メモリ１へのアドレスの下位３ビ
ットを除いたアドレスにて８ビットを読出し、主メモリ
１へのアドレスの下位３ビットを用いた８：１セレクタ
９にて主メモリ１より読み出したデータに対応するパリ
ティビットを選択させ、パリティ計算比較回路４に入力
し、主メモリ１より読み出したデータより計算したパリ
ティビットと比較し一致しなければ主メモリ１が異常で
あるので警報を出力させる。
【００１７】図２，図３のようにすれば、停電し復電し
た時常に主メモリ１のチェックが出来るようになる。
た時常に主メモリ１のチェックが出来るようになる。
【００１８】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、停電し復電した時常に主メモリのチェックが出来る
信頼性の高い不揮発性メモリチェック回路が得られる効
果がある。
ば、停電し復電した時常に主メモリのチェックが出来る
信頼性の高い不揮発性メモリチェック回路が得られる効
果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例の不揮発性メモリチェック回
路のブロック図、
路のブロック図、
【図３】は本発明の他の実施例の不揮発性メモリチェッ
ク回路のブロック図、
ク回路のブロック図、
【図４】は従来例の不揮発性メモリチェック回路のブロ
ック図である。
ック図である。
１は不揮発性メモリ，主メモリ、 ２はパリティ計算回路、 ３，６はパリティビット用不揮発性メモリ、 ４はパリティ計算比較回路、 ５はフリップフロップ、 ７は１：８スイッチ回路、 ８はラッチ回路、 ９は８：１セレクタ、 １０はパリティビット用メモリ、 １１は電池を示す。
Claims (2)
- 【請求項１】 不揮発性メモリ（１）にデータを書き込
む時、パリティ計算回路（２）にて該データのパリティ
ビットを計算し、計算したパリティビットをパリティビ
ット用不揮発性メモリ（３）に書込み記憶しておき、該
不揮発性メモリ（１）より書き込んだデータを読出しパ
リティ計算比較回路（４）に入力しパリティビットを計
算させる時、該パリティビット用不揮発性メモリ（３）
よりパリティビットも読出し該パリティ計算比較回路
（４）に入力し、該パリティ計算比較回路（４）では計
算したパリティビットと、入力するパリティビットと比
較し一致しなければ警報を出力するようにしたことを特
徴とする不揮発性メモリチェック回路。 - 【請求項２】 請求項１記載の不揮発性メモリ（１）の
容量がＮアドレス×１バイトである場合、パリティビッ
ト用不揮発性メモリ（３）にはＮ／８アドレス×１バイ
トのものを用い、先頭のアドレスより、１アドレスに８
個のパリティビットを順次書き込む書込み手段（１２）
と、先頭のアドレスの先頭よりパリティビットを順次読
み出す読出手段（１３）とを設けたことを特徴とする不
揮発性メモリチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336449A JPH06187247A (ja) | 1992-12-17 | 1992-12-17 | 不揮発性メモリチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4336449A JPH06187247A (ja) | 1992-12-17 | 1992-12-17 | 不揮発性メモリチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187247A true JPH06187247A (ja) | 1994-07-08 |
Family
ID=18299253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4336449A Withdrawn JPH06187247A (ja) | 1992-12-17 | 1992-12-17 | 不揮発性メモリチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137763A (ja) * | 1994-11-04 | 1996-05-31 | Fujitsu Ltd | フラッシュメモリ制御装置 |
-
1992
- 1992-12-17 JP JP4336449A patent/JPH06187247A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08137763A (ja) * | 1994-11-04 | 1996-05-31 | Fujitsu Ltd | フラッシュメモリ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |