JPS59135698A - Ｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置Info
- Publication number
- JPS59135698A JPS59135698A JP58007266A JP726683A JPS59135698A JP S59135698 A JPS59135698 A JP S59135698A JP 58007266 A JP58007266 A JP 58007266A JP 726683 A JP726683 A JP 726683A JP S59135698 A JPS59135698 A JP S59135698A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- memory cell
- input
- cell array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、メモリセルに対して電気的にデータ全書き
込み、消去できるようにされたＦｉＦｉＦＲＯＭ（エレ
クトリカルｅイレイサブループログラマブル・リード・
オンリ・メモリ）装置に関する。
込み、消去できるようにされたＦｉＦｉＦＲＯＭ（エレ
クトリカルｅイレイサブループログラマブル・リード・
オンリ・メモリ）装置に関する。
従来のＦｉＢｉＦＲＯＭ装置においては、メモリセル内
に新しいデータを省き込む場合、先ず全ビットのデータ
全消去してから、−ビットずつあるいは１バイトのよう
力初数ビットの即位でデータを書き込むようにされてい
た。
に新しいデータを省き込む場合、先ず全ビットのデータ
全消去してから、−ビットずつあるいは１バイトのよう
力初数ビットの即位でデータを書き込むようにされてい
た。
この場合、ＢＫＦＲＯＭ装置では、通常−回の書込みに
１０ｍ８程度の時間を要していたので、全データを省き
込むには、バイト即位で行なっても６４にピッ）ＲＯＭ
で８×１０秒以上の時間會必敬としていた。
１０ｍ８程度の時間を要していたので、全データを省き
込むには、バイト即位で行なっても６４にピッ）ＲＯＭ
で８×１０秒以上の時間會必敬としていた。
そこでこの発明は、新たに省き込むデータが、円にその
アドレヌ位置に１き込まれているデータと異なる場合に
のみ、そのメモリセルのデータ全消去して、新たなデー
タを書き込むような方式を採用することによって変更の
ないデータの書込みに要する時間全部約し２．て、装置
全体としてのデータ書換え時間全知縮できるようにする
ことを目的とする。
アドレヌ位置に１き込まれているデータと異なる場合に
のみ、そのメモリセルのデータ全消去して、新たなデー
タを書き込むような方式を採用することによって変更の
ないデータの書込みに要する時間全部約し２．て、装置
全体としてのデータ書換え時間全知縮できるようにする
ことを目的とする。
以下図面ケ用いてこの発明を駿明する。
第１図は本発明に係るＦｌｉＫＰＲＯＭ装置の一実施し
１１ヲ示すものである。
１１ヲ示すものである。
図において、１は６４にビットのメモリセルが、例Ｉえ
ば２５６Ｘ２５６ビノトのマトリノクヌ状に配役でれた
メモリセルアレイである。メモリセルアレイ１ケ構成す
るメモリセルは、例えば、７０−ティングゲート電極と
コントロー′ルゲート電極と會有するフローティングゲ
ート型トンネル注入方式の１１１ｉＯ８ＦＥＴからなる
。
ば２５６Ｘ２５６ビノトのマトリノクヌ状に配役でれた
メモリセルアレイである。メモリセルアレイ１ケ構成す
るメモリセルは、例えば、７０−ティングゲート電極と
コントロー′ルゲート電極と會有するフローティングゲ
ート型トンネル注入方式の１１１ｉＯ８ＦＥＴからなる
。
２はＸデコーダ回路、３はＹデコーダ回路で、とのＸ、
Ｙデコーダ回路２および３は、図示しないＣＰＵ（マイ
クロ・プロセッサ）等から供給されるアドレス信号Ａｘ
ｊ 、Ａｙｉに交１応して、上記メモリセルアレイ１内
の８個のメモリセルを選択して、８ビツトのデータ會並
列に読み出すようにでれて（Ａる。
Ｙデコーダ回路２および３は、図示しないＣＰＵ（マイ
クロ・プロセッサ）等から供給されるアドレス信号Ａｘ
ｊ 、Ａｙｉに交１応して、上記メモリセルアレイ１内
の８個のメモリセルを選択して、８ビツトのデータ會並
列に読み出すようにでれて（Ａる。
なお、上官ｅｘ、ｙデコーダ回路２および３け、アドレ
スバッファ機能を有しているものとする。
スバッファ機能を有しているものとする。
また、Ｙデコーダ回路３は、センス回路も内蔵するよう
にされているっ 上記Ｘ、Ｙデコーダ回路２および３によってメモリセル
アレイから読み出されたデータは、出力バッ７ア回路４
およびランチ回路５に供給されるようにされている。そ
して、データ読出し時には、上記ランチ回路５は動作さ
れず、出力バッファ回路４だけが動作される。これによ
って、メモリセルアレイ１から膀、み出された８ビツト
のデータは、出カバソファ回路４により、入出力ビン６
に弁して外部に出力される。
にされているっ 上記Ｘ、Ｙデコーダ回路２および３によってメモリセル
アレイから読み出されたデータは、出力バッ７ア回路４
およびランチ回路５に供給されるようにされている。そ
して、データ読出し時には、上記ランチ回路５は動作さ
れず、出力バッファ回路４だけが動作される。これによ
って、メモリセルアレイ１から膀、み出された８ビツト
のデータは、出カバソファ回路４により、入出力ビン６
に弁して外部に出力される。
一方、データ書換え時には、出力バッファ回路４は動作
されず、ラッチ回路５だけが動作される。
されず、ラッチ回路５だけが動作される。
そして、上記メモリ上ルア１／イ１からアドレス信号に
応じて１バイトのデータが読み出され、ラッチ回路５に
保持される。このとき、出力バッファ回路４の出力は高
インピーダンス状態にされ、入出力ビン６からデータが
出力これることはない。
応じて１バイトのデータが読み出され、ラッチ回路５に
保持される。このとき、出力バッファ回路４の出力は高
インピーダンス状態にされ、入出力ビン６からデータが
出力これることはない。
次に、７け上記入出力ビン６に接続された入カバソファ
回路で、データ＠撲え時にケ（部のＣＰＵ等から入出力
ビン６に供給されたデータは、この人カバソファ回路７
を介して、ラッチ回路８に送られて保持されるようにさ
れている。
回路で、データ＠撲え時にケ（部のＣＰＵ等から入出力
ビン６に供給されたデータは、この人カバソファ回路７
を介して、ラッチ回路８に送られて保持されるようにさ
れている。
そ１．て、このラッチ回路８に保持きれ女入力データと
、前記ラッチ回路５に保持づれている読出しデータは、
一致検出回路を構成するイタヌクルーシブ０８回路のよ
う々ケート回路９に供給される。図示しないが、一致検
出回路には、読ａ′１シ、書込みデータのビット数に応
じて、例えば１バイトの場合には８個のゲート回路９が
設けられる。
、前記ラッチ回路５に保持づれている読出しデータは、
一致検出回路を構成するイタヌクルーシブ０８回路のよ
う々ケート回路９に供給される。図示しないが、一致検
出回路には、読ａ′１シ、書込みデータのビット数に応
じて、例えば１バイトの場合には８個のゲート回路９が
設けられる。
入力データと断出しデータが一致すると、ゲート回路９
の出力はロウレベルにされ、一致しないときけハイレベ
ルにされる。このゲート回路９によりｍ成された一致検
出回路の出力は、消去回路１０に供給これるようにされ
ている。
の出力はロウレベルにされ、一致しないときけハイレベ
ルにされる。このゲート回路９によりｍ成された一致検
出回路の出力は、消去回路１０に供給これるようにされ
ている。
８ビツトの入力データと計１出しデータが完全に一致す
ると、ケート回路９の出力はすべてロウレベルになる。
ると、ケート回路９の出力はすべてロウレベルになる。
そのため、ｍ去回路１０が動作されずにアドレスが更新
されて、次の８ピントのデータがメモリセルアレイ１か
ら読み出はれて、ラッチ回路５に供給され、保持される
とともに、入出力ビン６より次の新しいデータが入力さ
れて、ラッチ回路８に保持される。
されて、次の８ピントのデータがメモリセルアレイ１か
ら読み出はれて、ラッチ回路５に供給され、保持される
とともに、入出力ビン６より次の新しいデータが入力さ
れて、ラッチ回路８に保持される。
その結果、入力データと読出しデータとが一致する場合
には、データの書換えが行なわれず、消去および書込み
に会費な時間が省略でれる。
には、データの書換えが行なわれず、消去および書込み
に会費な時間が省略でれる。
しかして、入力デ＝りと胱出しデータとが一致しない場
合には、ゲート回路９の出力がハイレベルになるため、
消去回路１０が動作される。すると、そのとき供給され
ているアドレス信号に対応したメモリセルのデータが８
ビット同時に消去される。次に、データ消去終了の時点
で消去回路１０から出力されるパルスによって、書込み
回路１１が動作され、消去されたメモリセルに新しい入
力データが書き込まれるようにされている。
合には、ゲート回路９の出力がハイレベルになるため、
消去回路１０が動作される。すると、そのとき供給され
ているアドレス信号に対応したメモリセルのデータが８
ビット同時に消去される。次に、データ消去終了の時点
で消去回路１０から出力されるパルスによって、書込み
回路１１が動作され、消去されたメモリセルに新しい入
力データが書き込まれるようにされている。
このようにして、上記実施気１では新たに入力されたデ
ータと、既に書き込まれているデータの−致、不一致が
自動的に検出はれ、両データが異なる場合にのみ前デー
タの消去と新データの書込みが行なわれる女め、ＥＥＦ
ＲＯＭ装置全体としての書換え時間は大幅に短縮される
。
ータと、既に書き込まれているデータの−致、不一致が
自動的に検出はれ、両データが異なる場合にのみ前デー
タの消去と新データの書込みが行なわれる女め、ＥＥＦ
ＲＯＭ装置全体としての書換え時間は大幅に短縮される
。
なお、上記実施［Ｆｊｌでは１バイト単位でデータの書
換オが行なわれるようにされたＦｊＦｉＰＲＯＭ装置に
ついて説明したが、この発明は、これに限定これるもの
ではなく、例えば４ビツトあるいは１６ビツトのような
任意のビット数のデータ會一括して書き込むようにされ
たＥＥＦＲＯＭ装置にも適用できるものである。
換オが行なわれるようにされたＦｊＦｉＰＲＯＭ装置に
ついて説明したが、この発明は、これに限定これるもの
ではなく、例えば４ビツトあるいは１６ビツトのような
任意のビット数のデータ會一括して書き込むようにされ
たＥＥＦＲＯＭ装置にも適用できるものである。
旬十詐明したごとくこの発明に係るＥＫＦＲＯＭ装置に
おいては、メモリセルアレイ内から読み出されたデータ
ケ保持するためのランチ回路と、入出力端子より入力さ
れたデータケ保持するためのランチ回路と、これらのラ
ンチ回路に保持された二組のデータが一致するか否か全
検出するための一致検出回路とが設けられ、データ書換
え時に複数ビットのデータが上記メモリセルアレイ内か
ら読み出されるとともに、読み出された前データと、入
出力端子より入力された新データとが一致しない場合に
のみ、データの書き換えが実行享れる。そのため、変更
のないデータの消去、書込みに豊する時間が節約これ、
装置全体としてのデータ書換λ時間が短縮これるという
効呆がある。まｋ、データ書換え時にメモリセルアレイ
内からデータが読み出されるようｋさｊ、ているので、
ｉのとき適当なタイミングで…カバノファ回路を動作さ
せることにより、書込み状態でデータの断出し會行なう
データベリファイ機能も容易に持たせることができる。
おいては、メモリセルアレイ内から読み出されたデータ
ケ保持するためのランチ回路と、入出力端子より入力さ
れたデータケ保持するためのランチ回路と、これらのラ
ンチ回路に保持された二組のデータが一致するか否か全
検出するための一致検出回路とが設けられ、データ書換
え時に複数ビットのデータが上記メモリセルアレイ内か
ら読み出されるとともに、読み出された前データと、入
出力端子より入力された新データとが一致しない場合に
のみ、データの書き換えが実行享れる。そのため、変更
のないデータの消去、書込みに豊する時間が節約これ、
装置全体としてのデータ書換λ時間が短縮これるという
効呆がある。まｋ、データ書換え時にメモリセルアレイ
内からデータが読み出されるようｋさｊ、ているので、
ｉのとき適当なタイミングで…カバノファ回路を動作さ
せることにより、書込み状態でデータの断出し會行なう
データベリファイ機能も容易に持たせることができる。
さらに、データ書換え時に外部から消去、書込みのｋぬ
の制御信号を供給してやる必要が々いので、外付のコン
トロール回路もｍ１ｌｉになる。
の制御信号を供給してやる必要が々いので、外付のコン
トロール回路もｍ１ｌｉになる。
々お、この発明は、−チップ化されたＥＥＦＲＯＭのみ
でなく、ワンチップマイコン内に設けられるＲＯＭにも
適用できるものである。
でなく、ワンチップマイコン内に設けられるＲＯＭにも
適用できるものである。
区１面は本発明に係る１１Ｂ）！ｉＦＲＯＭ装置の一実
施例會示すブロック構成国である。 １・・・メモリセルアレイ、５・・・（前データ用）ラ
ンチ回路、６・・・入出力端子（入出力ピン）、８・・
・（新データ用）ラッチ回路、９・・・一致検出回路（
ゲート回路）、１ｏ・・・消去回路、１１・・・書込み
回路。 第 １ 図 ／θ
施例會示すブロック構成国である。 １・・・メモリセルアレイ、５・・・（前データ用）ラ
ンチ回路、６・・・入出力端子（入出力ピン）、８・・
・（新データ用）ラッチ回路、９・・・一致検出回路（
ゲート回路）、１ｏ・・・消去回路、１１・・・書込み
回路。 第 １ 図 ／θ
Claims (1)
- １ マ） ＩＪワックス状配設された不揮発性メモリ素
子からなるメモリセルアレイと、このメモリセルアレイ
内のメモリ素子のデータケ電気的に消去するための消去
回路と、消去されたメモリ素子にデータを書き込むため
の書込み回路と全備えたＥＦｉＦＲＯＭ装置において、
上記メモリセルアレイ内から読み出されたデータ全保持
するためのラッチ回路と、入出力端子より入力されたデ
ータ全保持するためのラッチ回路と、これらのラッチ回
路に保持された二組のデータが一致するか否か音検出す
るための一致検出回路とが設けられ、データ書換え時に
、複数ビットのデータが上記メモリセルアレイ内から読
み出されるとともに、読み出てれた前データと、入出力
端子より入力されｆＣ新データとが一致しない場合にの
み、上記消去回路と書込み回路が動作されてデータの書
き換えが行なわれるようにされてなること全特徴とする
ＦｉＥＰＲＯＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007266A JPS59135698A (ja) | 1983-01-21 | 1983-01-21 | Ｅｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58007266A JPS59135698A (ja) | 1983-01-21 | 1983-01-21 | Ｅｅｐｒｏｍ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59135698A true JPS59135698A (ja) | 1984-08-03 |
Family
ID=11661222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58007266A Pending JPS59135698A (ja) | 1983-01-21 | 1983-01-21 | Ｅｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135698A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107487A (ja) * | 1984-10-30 | 1986-05-26 | Toppan Printing Co Ltd | Ｉｃカ−ド |
| JPS6240699A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62244931A (ja) * | 1986-04-15 | 1987-10-26 | Komatsu Ltd | 建設機械の操作応答特性制御装置 |
| JPS62269867A (ja) * | 1986-05-19 | 1987-11-24 | 三菱電機株式会社 | エレベ−タの制御装置 |
| US4918631A (en) * | 1984-09-07 | 1990-04-17 | Casio Computer Co., Ltd. | Compact type electronic information card |
| JPH02116092A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 電気的に消去及び書込可能な不揮発性メモリー |
| JPH02260455A (ja) * | 1988-12-15 | 1990-10-23 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法 |
| JPH0764868A (ja) * | 1993-08-24 | 1995-03-10 | Melco:Kk | 記憶更新装置 |
| WO2003079365A1 (en) * | 2002-03-20 | 2003-09-25 | Sony Corporation | Data storage circuit, data write method in the data storage circuit, and data storage device |
| WO2007074504A1 (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2008217975A (ja) * | 2008-03-31 | 2008-09-18 | Hitachi Ltd | 半導体装置 |
| JP2011134389A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリの制御装置および制御方法 |
-
1983
- 1983-01-21 JP JP58007266A patent/JPS59135698A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918631A (en) * | 1984-09-07 | 1990-04-17 | Casio Computer Co., Ltd. | Compact type electronic information card |
| JPS61107487A (ja) * | 1984-10-30 | 1986-05-26 | Toppan Printing Co Ltd | Ｉｃカ−ド |
| JPS6240699A (ja) * | 1985-08-16 | 1987-02-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS62244931A (ja) * | 1986-04-15 | 1987-10-26 | Komatsu Ltd | 建設機械の操作応答特性制御装置 |
| JPS62269867A (ja) * | 1986-05-19 | 1987-11-24 | 三菱電機株式会社 | エレベ−タの制御装置 |
| JPH02116092A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 電気的に消去及び書込可能な不揮発性メモリー |
| JPH02260455A (ja) * | 1988-12-15 | 1990-10-23 | Samsung Electron Co Ltd | 電気的に消去及びプログラム可能な半導体メモリ装置及びその消去方法及びそのプログラム方法 |
| JPH0764868A (ja) * | 1993-08-24 | 1995-03-10 | Melco:Kk | 記憶更新装置 |
| WO2003079365A1 (en) * | 2002-03-20 | 2003-09-25 | Sony Corporation | Data storage circuit, data write method in the data storage circuit, and data storage device |
| US7376801B2 (en) | 2002-03-20 | 2008-05-20 | Sony Corporation | Power saving data storage circuit, data writing method in the same, and data storage device |
| WO2007074504A1 (ja) * | 2005-12-26 | 2007-07-05 | Fujitsu Limited | 不揮発性半導体記憶装置及びその書き込み方法 |
| JP2008217975A (ja) * | 2008-03-31 | 2008-09-18 | Hitachi Ltd | 半導体装置 |
| JP2011134389A (ja) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | 不揮発性メモリの制御装置および制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4610000A (en) | ROM/RAM/ROM patch memory circuit | |
| US6266273B1 (en) | Method and structure for reliable data copy operation for non-volatile memories | |
| EP0675502B1 (en) | Multiple sector erase flash EEPROM system | |
| US6834322B2 (en) | Nonvolatile semiconductor memory device having plural memory circuits selectively controlled by a master chip enable terminal or an input command and outputting a pass/fail result | |
| JPS618798A (ja) | 不揮発性記憶装置 | |
| JPH0574178A (ja) | 不揮発性ｉｃメモリ | |
| WO1998028745A1 (en) | Nonvolatile writeable memory with fast programming capability | |
| US20060026340A1 (en) | Memory card, card controller mounted on the memory card, and device for processing the memory card | |
| JP2003051195A (ja) | 半導体記憶装置 | |
| JP2001109666A (ja) | 不揮発性半導体記憶装置 | |
| JP3099908B2 (ja) | Ｅｅｐｒｏｍの制御装置 | |
| JP2000066949A (ja) | データ記録再生装置およびデータ記録再生装置のメモリアクセス方法 | |
| KR100692982B1 (ko) | 배드 블럭 정보가 기록된 난드 타입의 플래시 메모리 | |
| JPS6045994A (ja) | Ｐｒｏｍによる情報記憶方法 | |
| JPH0435780B2 (ja) | ||
| EP0582991B1 (en) | Data processing apparatus having a flash memory built-in which is rewritable by use of external device | |
| JP3028567B2 (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JP2518614B2 (ja) | 半導体不揮発性記憶装置とその動作方法 | |
| JP3135770B2 (ja) | 不揮発性半導体メモリおよびその不揮発性半導体メモリを使用した記憶装置 | |
| JPH01154398A (ja) | 半導体記憶装置 | |
| JPS62289999A (ja) | デ−タの書込方法 | |
| JP4670370B2 (ja) | メモリコントローラ及びフラッシュメモリシステム | |
| JPH0963286A (ja) | データ書換回路 | |
| JP3190421B2 (ja) | Ｉｃメモリカードシステム | |
| JP3755626B2 (ja) | 不揮発性記憶媒体のデータ書込方法 |