JPH06187248A - データエラー検出訂正制御回路 - Google Patents
データエラー検出訂正制御回路Info
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- JPH06187248A JPH06187248A JP4354486A JP35448692A JPH06187248A JP H06187248 A JPH06187248 A JP H06187248A JP 4354486 A JP4354486 A JP 4354486A JP 35448692 A JP35448692 A JP 35448692A JP H06187248 A JPH06187248 A JP H06187248A
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- 238000001514 detection method Methods 0.000 title claims abstract description 40
- 230000004075 alteration Effects 0.000 abstract 1
- 208000011580 syndromic disease Diseases 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000010485 coping Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 高速性重視のシステムと信頼性重視のシステ
ムとの両システム要求に対処できるようなデータエラー
検出訂正制御回路を提供する。 【構成】 １ビットエラー訂正，検出用回路３と、隣接
多ビットエラー訂正，検出用回路４とを同一ＩＣ内に予
め組込んでおく。外部指令２３に応じていずれかを選択
し、高速性と高信頼性との各要求に対処できるようにす
る。
ムとの両システム要求に対処できるようなデータエラー
検出訂正制御回路を提供する。 【構成】 １ビットエラー訂正，検出用回路３と、隣接
多ビットエラー訂正，検出用回路４とを同一ＩＣ内に予
め組込んでおく。外部指令２３に応じていずれかを選択
し、高速性と高信頼性との各要求に対処できるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明はデータエラー検出訂正制
御回路に関し、特にメモリのリード／ライトデータのエ
ラー検出訂正用のデータエラー検出訂正制御回路に関す
る。
御回路に関し、特にメモリのリード／ライトデータのエ
ラー検出訂正用のデータエラー検出訂正制御回路に関す
る。
【０００２】
【従来の技術】この様なメモリデータに対するエラー検
出訂正用の回路として大別すると次の２つに分けられ
る。すなわち、１ビットエラー訂正・２ビットエラー検
出用の回路とバースト状の隣接多ビットエラー検出・訂
正用の回路とがある。
出訂正用の回路として大別すると次の２つに分けられ
る。すなわち、１ビットエラー訂正・２ビットエラー検
出用の回路とバースト状の隣接多ビットエラー検出・訂
正用の回路とがある。
【０００３】前者の１ビットエラー検出・訂正用回路
は、メモリライトデータに対しては、１ビットエラー訂
正，２ビットエラー検出用のチェックビットを生成して
これを当該ライトデータに付加して出力し、またメモリ
リードデータに対しては、このリードデータに付加され
ているチェックビットからシンドロームを生成するもの
であり、ＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ ｂｉｔ Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ−Ｄｏｕｂｌｅ ｂｉｔ
Ｅｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）回路と称され
る。
は、メモリライトデータに対しては、１ビットエラー訂
正，２ビットエラー検出用のチェックビットを生成して
これを当該ライトデータに付加して出力し、またメモリ
リードデータに対しては、このリードデータに付加され
ているチェックビットからシンドロームを生成するもの
であり、ＳＥＣ−ＤＥＤ（Ｓｉｎｇｌｅ ｂｉｔ Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ−Ｄｏｕｂｌｅ ｂｉｔ
Ｅｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）回路と称され
る。
【０００４】後者の隣接多ビットのバーストエラー検出
・訂正回路は、ライトデータに対しては、隣接ｂビット
（ｂは２以上の整数であり、４の倍数が一般的である）
エラー訂正，２つの隣接ｂビットエラー検出用のチェッ
クビットを生成してこれを当該ライトデータに付加して
出力し、またメモリリードデータに対しては、このリー
ドデータに付加されているチェックビットからシンドロ
ームを生成するものであり、ＳｂＥＣ−ＤｂＥＤ（Ｓｉ
ｎｇｌｅ ｂ ｂｉｔ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉ
ｏｎ−Ｄｏｕｂｌｅ ｂ ｂｉｔ Ｅｏｒｒｏｒ Ｄｅ
ｔｅｃｔｉｏｎ）回路と称される。
・訂正回路は、ライトデータに対しては、隣接ｂビット
（ｂは２以上の整数であり、４の倍数が一般的である）
エラー訂正，２つの隣接ｂビットエラー検出用のチェッ
クビットを生成してこれを当該ライトデータに付加して
出力し、またメモリリードデータに対しては、このリー
ドデータに付加されているチェックビットからシンドロ
ームを生成するものであり、ＳｂＥＣ−ＤｂＥＤ（Ｓｉ
ｎｇｌｅ ｂ ｂｉｔ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉ
ｏｎ−Ｄｏｕｂｌｅ ｂ ｂｉｔ Ｅｏｒｒｏｒ Ｄｅ
ｔｅｃｔｉｏｎ）回路と称される。
【０００５】メモリＬＳＩには、これ等ＳＥＣ−ＤＥＤ
回路またはＳｂＥＣ−ＤｂＥＤのいずれかのエラー検出
訂正回路が組込まれた汎用メモリＬＳＩがある。ここ
で、ＳＥＣ−ＤＥＤ用とＳｂＥＣ−ＤｂＥＤ用とのメモ
リを比較すると、ＳＥＣ−ＤＥＤ用は、ＳｂＥＣ−Ｄｂ
ＥＤ用に比べて符号化部部分のゲート段数が少ないため
に、動作速度の性能は良いが符号の訂正能力は低いの
で、信頼性は落ちることになる。
回路またはＳｂＥＣ−ＤｂＥＤのいずれかのエラー検出
訂正回路が組込まれた汎用メモリＬＳＩがある。ここ
で、ＳＥＣ−ＤＥＤ用とＳｂＥＣ−ＤｂＥＤ用とのメモ
リを比較すると、ＳＥＣ−ＤＥＤ用は、ＳｂＥＣ−Ｄｂ
ＥＤ用に比べて符号化部部分のゲート段数が少ないため
に、動作速度の性能は良いが符号の訂正能力は低いの
で、信頼性は落ちることになる。
【０００６】一方、ＳｂＥＣ−ＤｂＥＤ用は、ＳＥＣ−
ＤＥＤ用に比べて符号化部分のゲート段数が多いため
に、動作速度の性能は落ちるが、符号訂正能力は高いの
で、信頼性は良い。
ＤＥＤ用に比べて符号化部分のゲート段数が多いため
に、動作速度の性能は落ちるが、符号訂正能力は高いの
で、信頼性は良い。
【０００７】従って、従来の汎用メモリＬＳＩでは、高
速性を優先するか、信頼性を優先するかというシステム
側の仕様要求に合せて、ＳＥＣ−ＤＥＤ用かＳｂＥＣ−
ＤｂＥＤ用かを選択してメモリ開発，設計及び製造を行
っている。
速性を優先するか、信頼性を優先するかというシステム
側の仕様要求に合せて、ＳＥＣ−ＤＥＤ用かＳｂＥＣ−
ＤｂＥＤ用かを選択してメモリ開発，設計及び製造を行
っている。
【０００８】
【発明が解決しようとする課題】この様に、従来では、
汎用メモリＬＳＩを開発，設計するに際して、システム
側の仕様要求に合せてその都度ＳＥＣ−ＤＥＤ用メモリ
ＬＳＩとするか、ＳｂＥＣ−ＤｂＥＤ用メモリＬＳＩと
するかを選択しており、よってシステム開発後にこれを
変更する必要が生じて変更する場合には、多大な開発費
や開発量が必要となるという問題がある。また、高信頼
性化と高速化とのいずれにも対応できるような汎用メモ
リＬＳＩの開発も要求されてきており、この要求を満足
することができないという欠点もある。
汎用メモリＬＳＩを開発，設計するに際して、システム
側の仕様要求に合せてその都度ＳＥＣ−ＤＥＤ用メモリ
ＬＳＩとするか、ＳｂＥＣ−ＤｂＥＤ用メモリＬＳＩと
するかを選択しており、よってシステム開発後にこれを
変更する必要が生じて変更する場合には、多大な開発費
や開発量が必要となるという問題がある。また、高信頼
性化と高速化とのいずれにも対応できるような汎用メモ
リＬＳＩの開発も要求されてきており、この要求を満足
することができないという欠点もある。
【０００９】そこで、本発明はかかる従来技術の問題を
解消すべくなされたものであって、その目的とするとこ
ろは、外部指令に応じて高速化と信頼性化とを適宜選択
可能として、開発・設計後のシステム仕様変更に柔軟に
対処可能なデータエラー検出訂正制御回路を提供するこ
とにある。
解消すべくなされたものであって、その目的とするとこ
ろは、外部指令に応じて高速化と信頼性化とを適宜選択
可能として、開発・設計後のシステム仕様変更に柔軟に
対処可能なデータエラー検出訂正制御回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明によるデータエラ
ー検出訂正制御回路は、１ビットエラー訂正及び２ビッ
トエラー検出用のチェックビットを生成して入力データ
に付加して出力し、また入力データに付加された前記チ
ェックビットから当該入力データのエラー検出訂正をな
す第１のエラー検出訂正手段と、バースト状の隣接ｂビ
ット（ｂは２以上の整数）エラー訂正及び隣接ｂビット
エラー検出用のバーストエラーチェックビットを生成し
て入力データに付加して出力し、また入力データに付加
された前記バーストエラーチェックビットから当該入力
データのバーストエラー検出訂正をなす第２のエラー検
出訂正手段と、外部指令に応じて前記第１及び第２のエ
ラー検出訂正手段の出力を択一的に導出する選択手段と
を含むことを特徴とする。
ー検出訂正制御回路は、１ビットエラー訂正及び２ビッ
トエラー検出用のチェックビットを生成して入力データ
に付加して出力し、また入力データに付加された前記チ
ェックビットから当該入力データのエラー検出訂正をな
す第１のエラー検出訂正手段と、バースト状の隣接ｂビ
ット（ｂは２以上の整数）エラー訂正及び隣接ｂビット
エラー検出用のバーストエラーチェックビットを生成し
て入力データに付加して出力し、また入力データに付加
された前記バーストエラーチェックビットから当該入力
データのバーストエラー検出訂正をなす第２のエラー検
出訂正手段と、外部指令に応じて前記第１及び第２のエ
ラー検出訂正手段の出力を択一的に導出する選択手段と
を含むことを特徴とする。
【００１１】
【実施例】以下、図面を用いて本発明の実施例についい
て詳述する。
て詳述する。
【００１２】図１は本発明の実施例のブロック図であ
る。本発明によるデータエラー検出訂正制御回路１にお
いて、レジスタ２はメモリリード／ライトデータ１１を
取込み、この取込みデータ１２をＳＥＣ−ＤＥＤ回路３
及びＳｂＥＣ−ＤｂＥＤ回路４へ夫々供給する。ＳＥＣ
−ＤＥＤ回路３は、入力データがライトデータであれ
ば、この入力データから１ビットエラー訂正，２ビット
エラー検出用のチェックビットを生成してこれを入力デ
ータに付加してデータ１３として出力するもので、また
入力データがリードデータであれば、この入力データに
付加されたチェックビットからシンドロームを生成す
る。
る。本発明によるデータエラー検出訂正制御回路１にお
いて、レジスタ２はメモリリード／ライトデータ１１を
取込み、この取込みデータ１２をＳＥＣ−ＤＥＤ回路３
及びＳｂＥＣ−ＤｂＥＤ回路４へ夫々供給する。ＳＥＣ
−ＤＥＤ回路３は、入力データがライトデータであれ
ば、この入力データから１ビットエラー訂正，２ビット
エラー検出用のチェックビットを生成してこれを入力デ
ータに付加してデータ１３として出力するもので、また
入力データがリードデータであれば、この入力データに
付加されたチェックビットからシンドロームを生成す
る。
【００１３】ＳｂＥＣ−ＤｂＥＤ回路４は、入力データ
がライトデータであれば、この入力データから隣接ｂビ
ットのバーストエラー訂正，２つの隣接ｂビットのバー
ストエラー検出用のチェックビットを生成してこれを入
力データに付加してデータ１８として出力するものであ
り、また入力データがリードデータであれば、この入力
データに付加されたバーストエラー用のチェックビット
からシンドロームを生成する。
がライトデータであれば、この入力データから隣接ｂビ
ットのバーストエラー訂正，２つの隣接ｂビットのバー
ストエラー検出用のチェックビットを生成してこれを入
力データに付加してデータ１８として出力するものであ
り、また入力データがリードデータであれば、この入力
データに付加されたバーストエラー用のチェックビット
からシンドロームを生成する。
【００１４】これ等両回路３，４は外部からのリード／
ライト制御信号に応じてシンドロームを生成するかチェ
ックビットを生成するかの機能が選択されるようになっ
ている。
ライト制御信号に応じてシンドロームを生成するかチェ
ックビットを生成するかの機能が選択されるようになっ
ている。
【００１５】そして、これ等両回路３及び４のデータ出
力（チェックビット付加データ）１３及び１８はセレク
タ９に入力され、外部モード信号２４に応じて択一的に
ライトデータ１７として導出されることになる。
力（チェックビット付加データ）１３及び１８はセレク
タ９に入力され、外部モード信号２４に応じて択一的に
ライトデータ１７として導出されることになる。
【００１６】デコーダ５及び６は対応する回路３及び４
から生成されたシンドローム１３及び１８を夫々解読し
てそのデコード出力１５及び２０を夫々出力する。訂正
回路７及び８は対応するデコード５及び６のデコード出
力１５及び２０と対応する回路３及び４からの各リード
データ出力１４及び１９とを夫々入力として、リードデ
ータの訂正を行い訂正後のリードデータ１６及び２１を
夫々出力する。これ等両データ出力１６及び２１はセレ
クタ１０へ入力され、外部モード信号２４に応じて択一
的にリードデータ２２として導出されるようになってい
る。
から生成されたシンドローム１３及び１８を夫々解読し
てそのデコード出力１５及び２０を夫々出力する。訂正
回路７及び８は対応するデコード５及び６のデコード出
力１５及び２０と対応する回路３及び４からの各リード
データ出力１４及び１９とを夫々入力として、リードデ
ータの訂正を行い訂正後のリードデータ１６及び２１を
夫々出力する。これ等両データ出力１６及び２１はセレ
クタ１０へ入力され、外部モード信号２４に応じて択一
的にリードデータ２２として導出されるようになってい
る。
【００１７】以下に本回路１をメモリ書込データ制御用
として使った場合について説明する。書込データ１１が
入力されると、レジスタ２にセットされる。このとき書
込／読出制御信号２３が書込指定になっているため、セ
ット後の書込データ１２は、ＳＥＣ−ＤＥＤ回路３に入
力され、１ビットエラー訂正，２ビットエラー検出用の
チェックビット及び書込データ１３が生成される。
として使った場合について説明する。書込データ１１が
入力されると、レジスタ２にセットされる。このとき書
込／読出制御信号２３が書込指定になっているため、セ
ット後の書込データ１２は、ＳＥＣ−ＤＥＤ回路３に入
力され、１ビットエラー訂正，２ビットエラー検出用の
チェックビット及び書込データ１３が生成される。
【００１８】また、書込データ１２はＳｂＥＣ−ＤｂＥ
Ｄ回路４にも入力され、隣接ｂビットのバーストエラー
訂正，２つの隣接ｂビットのバーストエラー検出用のチ
ェックビット及び書込データ１８が生成される。
Ｄ回路４にも入力され、隣接ｂビットのバーストエラー
訂正，２つの隣接ｂビットのバーストエラー検出用のチ
ェックビット及び書込データ１８が生成される。
【００１９】高速化／信頼性モード信号２４が高速化指
定であると、チェックビット及び書込データ１３がセレ
クタ９によって選択され、チェックビット及び書込デー
タ１７が出力される。また信頼性指定であると、チェッ
クビット及び書込データ１８が選択されて出力される。
定であると、チェックビット及び書込データ１３がセレ
クタ９によって選択され、チェックビット及び書込デー
タ１７が出力される。また信頼性指定であると、チェッ
クビット及び書込データ１８が選択されて出力される。
【００２０】次に、本回路１を読出データ制御用として
使った場合について説明する。読出データ１１が入力さ
れると、レシスタ２にセットされる。このとき書込／読
出制御信号２３が読出指定になっているため、セット後
の読出データ１２はＳＥＣ−ＤＥＤ回路３に入力され、
１ビットエラー訂正，２ビットエラー検出用のシンドロ
ーム１３と読出データ１４とが生成される。また、Ｓｂ
ＥＣ−ＤｂＥＤ回路４にも入力され、隣接ｂビットエラ
ー訂正，２つの隣接ｂビットエラー検出用のシンドロー
ム１８と読出データ１９とが生成される。
使った場合について説明する。読出データ１１が入力さ
れると、レシスタ２にセットされる。このとき書込／読
出制御信号２３が読出指定になっているため、セット後
の読出データ１２はＳＥＣ−ＤＥＤ回路３に入力され、
１ビットエラー訂正，２ビットエラー検出用のシンドロ
ーム１３と読出データ１４とが生成される。また、Ｓｂ
ＥＣ−ＤｂＥＤ回路４にも入力され、隣接ｂビットエラ
ー訂正，２つの隣接ｂビットエラー検出用のシンドロー
ム１８と読出データ１９とが生成される。
【００２１】シンドローム１３はデコーダ５で解読さ
れ、デコード信号１５を出力する。読出データ１２に１
ビットエラーがあれば、デコード信号が論理“１”とな
るため、読出データ１４は訂正回路７で訂正される。１
ビットエラーでなければ、デコード信号１５は論理
“０”であるため、読出データ１４は訂正されずに訂正
回路７から出力される。
れ、デコード信号１５を出力する。読出データ１２に１
ビットエラーがあれば、デコード信号が論理“１”とな
るため、読出データ１４は訂正回路７で訂正される。１
ビットエラーでなければ、デコード信号１５は論理
“０”であるため、読出データ１４は訂正されずに訂正
回路７から出力される。
【００２２】一方、シンドローム１８はデコーダ６で解
読され、デコード信号２０を出力する。読出データ１２
に隣接ｂビットエラーがあれば、デコード信号２０が論
理“１”となるため、読出データ１９は訂正回路８で訂
正される。隣接ｂビットエラーでなければ、デコード信
号２０は論理“０”であるため、読出データ１９は訂正
されずに訂正回路８から出力される。
読され、デコード信号２０を出力する。読出データ１２
に隣接ｂビットエラーがあれば、デコード信号２０が論
理“１”となるため、読出データ１９は訂正回路８で訂
正される。隣接ｂビットエラーでなければ、デコード信
号２０は論理“０”であるため、読出データ１９は訂正
されずに訂正回路８から出力される。
【００２３】高速化／信頼性モード信号２４が高速化指
定であると、読出データ１６がセレクト１０によって選
択され、読出データ２２が出力され、信頼性指定である
と、読出データ２１が選択されて出力される。
定であると、読出データ１６がセレクト１０によって選
択され、読出データ２２が出力され、信頼性指定である
と、読出データ２１が選択されて出力される。
【００２４】図２は本発明の他の実施例のブロック図を
示し、図１と同等部分は同一符号にて示す。本回路は２
０では、全バイト書込データ制御，部分書込データ制
御，並びに読出データ制御を全て兼ねることができる。
以下に夫々の動作について説明する。
示し、図１と同等部分は同一符号にて示す。本回路は２
０では、全バイト書込データ制御，部分書込データ制
御，並びに読出データ制御を全て兼ねることができる。
以下に夫々の動作について説明する。
【００２５】全バイト書込動作の場合、部分書込動作指
示信号２５が全バイト書込指定であるため、書込データ
３１が全てセレクタ３０によって選択され、図１のデー
タエラー検出訂正制御回路１内のレジスタ２に送られ
る。それ以降の動作は、前述の図１の回路１を書込デー
タ制御用として使った場合と同様であり、チェックビッ
ト及び書込データ１７回路が本回路２０から出力され
る。
示信号２５が全バイト書込指定であるため、書込データ
３１が全てセレクタ３０によって選択され、図１のデー
タエラー検出訂正制御回路１内のレジスタ２に送られ
る。それ以降の動作は、前述の図１の回路１を書込デー
タ制御用として使った場合と同様であり、チェックビッ
ト及び書込データ１７回路が本回路２０から出力され
る。
【００２６】また、読出動作の場合は、部分書込動作指
示信号２５が読出指定であるため、読出データ３２が全
てセレクタ３０によって選択され、図１の回路１内のレ
ジスタ２に送られる。それ以降の動作は、前述の回路１
を読出データ制御用として使った場合と同様であり、読
出データ２２が本回路２０から出力される。
示信号２５が読出指定であるため、読出データ３２が全
てセレクタ３０によって選択され、図１の回路１内のレ
ジスタ２に送られる。それ以降の動作は、前述の回路１
を読出データ制御用として使った場合と同様であり、読
出データ２２が本回路２０から出力される。
【００２７】さらに、部分書込動作の場合は、部分書込
動作指示信号２５が部分書込指定であるため、指定され
たバイトは書込データ３１がセレクタ３０によって選択
され、指定外のバイトは読出データ２２が選択されてレ
ジスタ２に送られる。それ以降の動作は前述の回路１を
書込データ制御用として使った場合と同様であり、チェ
ックビット及び書込データ１７が本回路２０から出力さ
れる。これにより、メモリからの読出データ２２の一部
に指定バイトだけ書込データがマージされて、再びメモ
リライトデータ１７となってメモリへ書込まれる。
動作指示信号２５が部分書込指定であるため、指定され
たバイトは書込データ３１がセレクタ３０によって選択
され、指定外のバイトは読出データ２２が選択されてレ
ジスタ２に送られる。それ以降の動作は前述の回路１を
書込データ制御用として使った場合と同様であり、チェ
ックビット及び書込データ１７が本回路２０から出力さ
れる。これにより、メモリからの読出データ２２の一部
に指定バイトだけ書込データがマージされて、再びメモ
リライトデータ１７となってメモリへ書込まれる。
【００２８】
【発明の効果】以上説明したように本発明は、１ビット
エラー訂正コード用のＳＥＣ−ＤＥＤ回路と隣接多ビッ
トエラー訂正用のＳｂＥＣ−ＤｂＥＤ回路との両回路を
有し、訂正モードの切替設定のみで、これらのいずれか
を選択するようにしたので、性能重視のシステムでも信
頼性重視のシステムでも、使用することが可能となり、
訂正機能を有するメモリＬＳＩの適用範囲を拡大する効
果がある。
エラー訂正コード用のＳＥＣ−ＤＥＤ回路と隣接多ビッ
トエラー訂正用のＳｂＥＣ−ＤｂＥＤ回路との両回路を
有し、訂正モードの切替設定のみで、これらのいずれか
を選択するようにしたので、性能重視のシステムでも信
頼性重視のシステムでも、使用することが可能となり、
訂正機能を有するメモリＬＳＩの適用範囲を拡大する効
果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の他の実施例のブロック図である。
１ データエラー検出訂正用制御回路 ２ レジスタ ３ ＳＥＣ−ＤＥＤ回路 ４ ＳｂＥＣ−ＤｂＥＤ回路 ５，６ デコーダ ７，８ 訂正回路 ９，１０，３０ セレクタ
Claims (2)
- 【請求項１】 １ビットエラー訂正及び２ビットエラー
検出用のチェックビットを生成して入力データに付加し
て出力し、また入力データに付加された前記チェックビ
ットから当該入力データのエラー検出訂正をなす第１の
エラー検出訂正手段と、バースト状の隣接ｂビット（ｂ
は２以上の整数）エラー訂正及び隣接ｂビットエラー検
出用のバーストエラーチェックビットを生成して入力デ
ータに付加して出力し、また入力データに付加された前
記バーストエラーチェックビットから当該入力データの
バーストエラー検出訂正をなす第２のエラー検出訂正手
段と、外部指令に応じて前記第１及び第２のエラー検出
訂正手段の出力を択一的に導出する選択手段とを含むこ
とを特徴とするデータエラー検出訂正制御回路。 - 【請求項２】 外部制御信号に応じて前記入力データと
前記選択手段の出力データとの一方を選択して前記第１
及び第２のエラー検出訂正手段へ供給する手段を更に含
むことを特徴とするデータエラー検出訂正制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354486A JPH06187248A (ja) | 1992-12-16 | 1992-12-16 | データエラー検出訂正制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354486A JPH06187248A (ja) | 1992-12-16 | 1992-12-16 | データエラー検出訂正制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187248A true JPH06187248A (ja) | 1994-07-08 |
Family
ID=18437895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354486A Pending JPH06187248A (ja) | 1992-12-16 | 1992-12-16 | データエラー検出訂正制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187248A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007207376A (ja) * | 2006-02-03 | 2007-08-16 | Matsushita Electric Ind Co Ltd | 不揮発性記憶装置およびメモリコントローラ |
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