JPS59129995A - 記憶装置 - Google Patents
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- JPS59129995A JPS59129995A JP58004764A JP476483A JPS59129995A JP S59129995 A JPS59129995 A JP S59129995A JP 58004764 A JP58004764 A JP 58004764A JP 476483 A JP476483 A JP 476483A JP S59129995 A JPS59129995 A JP S59129995A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は記憶装置に関し、特にその誤り訂正方式に関す
る。
る。
（従来技術）
従来の情報処理装置ではハミングコードなどの誤シ訂正
符号を用い、ＲＡＭまたはＲＯＭのようなランダムアク
セス形メモリから読出された１ワードのデータの誤りを
訂正するためには、誤シ訂正機能を有する記憶装置が使
用され、これは第１図に示すような構成である。
符号を用い、ＲＡＭまたはＲＯＭのようなランダムアク
セス形メモリから読出された１ワードのデータの誤りを
訂正するためには、誤シ訂正機能を有する記憶装置が使
用され、これは第１図に示すような構成である。
第１図において、記憶装置の一例はアドレスレジスタ１
と、ＲＡＭまたはＲＯＭ２と、セレクタ３と、データレ
ジスタ４と、誤シ訂正回路５とを具備したものである。
と、ＲＡＭまたはＲＯＭ２と、セレクタ３と、データレ
ジスタ４と、誤シ訂正回路５とを具備したものである。
第１図において、アドレスレジスタ１とデータレジスタ
４とはそれぞれクロック信号に同期して動作しておシ、
第１のアドレスレジスタ１の内容を番地とする１ワード
のデータがＲＡＭまだはＲＯＭ２から読出され、セレク
タ３を通ってデータレジスタ４にセットされる。
４とはそれぞれクロック信号に同期して動作しておシ、
第１のアドレスレジスタ１の内容を番地とする１ワード
のデータがＲＡＭまだはＲＯＭ２から読出され、セレク
タ３を通ってデータレジスタ４にセットされる。
データレジスタ４の出力は、そのデータを必要とする他
の装置へ転送されるが、これと同時に誤り訂正回路５に
も加えられる。
の装置へ転送されるが、これと同時に誤り訂正回路５に
も加えられる。
もしデータレジスタ４の内容に誤りがあれば、誤沙が検
出され、正しく訂正されてからセレクタ３に戻されてい
る。 また、出力信号線１０４上のデータに誤りがある
か否かを他の装置へ知らせるだめ、信号線１０５が備え
である。
出され、正しく訂正されてからセレクタ３に戻されてい
る。 また、出力信号線１０４上のデータに誤りがある
か否かを他の装置へ知らせるだめ、信号線１０５が備え
である。
次に第１図の回路の動作の一例を第２図のタイミングチ
ャートにより詳しく説明する。
ャートにより詳しく説明する。
アドレスレジスタ１からの出力信号線１０１上の信号の
状態がクロックタイミングｔ１において２００番地を示
している。 ＲＡＭまたはＲＯＭ２のアドレス２００番
地から１ワードのデータがレクタ３を通シ、次のクロッ
クタイミングｔ２においてデータレジスタ４にセットさ
れる。
状態がクロックタイミングｔ１において２００番地を示
している。 ＲＡＭまたはＲＯＭ２のアドレス２００番
地から１ワードのデータがレクタ３を通シ、次のクロッ
クタイミングｔ２においてデータレジスタ４にセットさ
れる。
クロックタイミングｔ２においては、データレジスタ４
にセットされているデータに誤シが含まれていないか否
かを誤υ訂正回路５にょシ検出する。 誤りが存在しな
かった場合には、出力信号線１０５上の信号の状態は論
理値０になシ、出力信号線１０４上の信号を受けとる装
置はデータ２０４が有効であると認識する。
にセットされているデータに誤シが含まれていないか否
かを誤υ訂正回路５にょシ検出する。 誤りが存在しな
かった場合には、出力信号線１０５上の信号の状態は論
理値０になシ、出力信号線１０４上の信号を受けとる装
置はデータ２０４が有効であると認識する。
とのクロックタイミングｔ２においては、アドレスレジ
スタ１からの出力信号線１０１上のデータが２０１番地
のアドレスを指示する。
スタ１からの出力信号線１０１上のデータが２０１番地
のアドレスを指示する。
２０１番地に記憶されているデータ２０５は上記と同様
にして、クロックタイミングｔ３のｍ間にデータレジス
タ４ヘセツトされる。 このとき、誤シ訂正回路５にょ
シ誤りが検出されたものとすれば、出力信号線１０５上
の信号の状態は論理値１になシ、出力信号線１０４上の
データ２０５が誤シであシ、無効なことを他の装置が知
る。
にして、クロックタイミングｔ３のｍ間にデータレジス
タ４ヘセツトされる。 このとき、誤シ訂正回路５にょ
シ誤りが検出されたものとすれば、出力信号線１０５上
の信号の状態は論理値１になシ、出力信号線１０４上の
データ２０５が誤シであシ、無効なことを他の装置が知
る。
ｆＡ’）訂正回路５はデータ２０５を正しく訂正してデ
ータ２０６とし、セレクタ３を信号線１０６の側に向け
る。 そこで、クロックタイミングｔ４ｔヒにおいて正
しいデータ２０６がデータレジスタ４にセットされる。
ータ２０６とし、セレクタ３を信号線１０６の側に向け
る。 そこで、クロックタイミングｔ４ｔヒにおいて正
しいデータ２０６がデータレジスタ４にセットされる。
クロックタイミングｔ４ではデータレジスタ４にセッ
トされているデータは正しくなっているので、出力信号
線１０５上の信号の状態は論理値Ｏになる。
トされているデータは正しくなっているので、出力信号
線１０５上の信号の状態は論理値Ｏになる。
なお、クロックタイミングｔ３からクロックタイミング
ｔ４に移るとき、アドレスレジスタ１の内容が変化しな
いように保持する。 以後、クロックタイミングｔ４、
Ｌ！ｉではデータレジスタ４にセットされているデータ
が正しいので、クロックタイミングｔ１、ｔ２における
のと同様な動作をする。 ところが、この方式では誤シ
訂正回路５により誤りを検出するさいに、１ワ一ド以内
のＥＣＣ部の誤シであっても、他の情報ビットの誤りと
同様に取扱って訂正を行なってしまう。
ｔ４に移るとき、アドレスレジスタ１の内容が変化しな
いように保持する。 以後、クロックタイミングｔ４、
Ｌ！ｉではデータレジスタ４にセットされているデータ
が正しいので、クロックタイミングｔ１、ｔ２における
のと同様な動作をする。 ところが、この方式では誤シ
訂正回路５により誤りを検出するさいに、１ワ一ド以内
のＥＣＣ部の誤シであっても、他の情報ビットの誤りと
同様に取扱って訂正を行なってしまう。
このため、ＥＣＣ部にワード方向の故障が存在するよう
な場合には、データを読出すさいに第２図のクロックタ
イミングＬ３のような訂正サイクルが入り、クロックタ
イミングｔ３とｔ４とを交互に繰返すことになるだめ、
実際に有効な動作をしているのは全体の半分の時間しか
存在口ないと云う欠点があった。
な場合には、データを読出すさいに第２図のクロックタ
イミングＬ３のような訂正サイクルが入り、クロックタ
イミングｔ３とｔ４とを交互に繰返すことになるだめ、
実際に有効な動作をしているのは全体の半分の時間しか
存在口ないと云う欠点があった。
（発明の目的）
本発明の目的は、１ワード内にデータ部とＥＣＣ部とを
有するランダムアクセス形のＲＡＭまだはＲＯＭにおい
て、誤りの存在しだビ、ソトがデータ部にあるか、ある
いは誤り訂正のために付加したＥＣＣ部にあるかの判定
を行なうため、パリティチェック回路と、シンドローム
デコーダと、判定論理回路とを備え、さらにデータ部に
誤りが存在する場合に限って誤りの訂正を行なうように
データ部誤り訂正回路を設けることにより上記欠点を解
決し、アクセス性能の低下を抑圧するように構成した誤
り訂正回路を備えだ記憶装置を提供することにある。
有するランダムアクセス形のＲＡＭまだはＲＯＭにおい
て、誤りの存在しだビ、ソトがデータ部にあるか、ある
いは誤り訂正のために付加したＥＣＣ部にあるかの判定
を行なうため、パリティチェック回路と、シンドローム
デコーダと、判定論理回路とを備え、さらにデータ部に
誤りが存在する場合に限って誤りの訂正を行なうように
データ部誤り訂正回路を設けることにより上記欠点を解
決し、アクセス性能の低下を抑圧するように構成した誤
り訂正回路を備えだ記憶装置を提供することにある。
（発明の構成）
本発明による記憶装置はＲＡＭ／ＲＯＭと、レジスタと
、誤シ訂正回路とを少なくとも具備し、誤り訂正回路は
パリティチェック回路と、シンドロームデコーダと、判
定論理回路と、データ部誤り訂正回路とから成立つもの
である。
、誤シ訂正回路とを少なくとも具備し、誤り訂正回路は
パリティチェック回路と、シンドロームデコーダと、判
定論理回路と、データ部誤り訂正回路とから成立つもの
である。
几Ａ Ｍ ／ ＲＯＭは１ワード内にＥＣＣ部とデータ
部とを有する情報を記憶するだめのランダムアクセス形
のメモリである。
部とを有する情報を記憶するだめのランダムアクセス形
のメモリである。
レジスタはＲＡＭ／１ｔＯＭから読出した情報を保持す
るだめの回路である。
るだめの回路である。
誤シ訂正回路は、レジスタに保持された内容に誤りが存
在する場合に、との誤υを検出して訂正するだめの回路
である。
在する場合に、との誤υを検出して訂正するだめの回路
である。
誤り訂正回路を構成するだめのパリティチェック回路は
、Ｅ’３ＣＣ部のビット数に応じた方式のパリティチェ
ックを行なうだめの回路である。
、Ｅ’３ＣＣ部のビット数に応じた方式のパリティチェ
ックを行なうだめの回路である。
シンドロームデコーダはパリティチェック回路の出力を
受け、パリティエラー信号の組合せから誤シの生じてい
るピットの指示信号を出力するだめの回路である。
受け、パリティエラー信号の組合せから誤シの生じてい
るピットの指示信号を出力するだめの回路である。
判定論理回路はシンドロームデコーダの出力をもとにし
て誤りの存在をチェックし、誤りがＥＣＣ部に存在する
か、あるいはデータ部に存在するかを判定して、データ
部の誤シのみを訂正させるよう指示するための回路であ
る。
て誤りの存在をチェックし、誤りがＥＣＣ部に存在する
か、あるいはデータ部に存在するかを判定して、データ
部の誤シのみを訂正させるよう指示するための回路であ
る。
データ部誤り訂正回路はデータ部に誤りがある場合にこ
れを訂正し、レジスタに戻すだめの回路である。
れを訂正し、レジスタに戻すだめの回路である。
（実施例）
次に、本発明について図面を参照しながら詳細に説明す
る。
る。
第３図に本発明による記憶装置の一実施例を示す。
第３図は情報処理システムの制御記憶装置の一例を示す
ものであり、第１〜牙３のレジスタ６．９．１５と、第
１〜牙５のセレクタ７．１０．１３．１４．１８と、レ
ジスタ群８と、加算器１１と、ＲＡＭ／ＲＯＭ１２と、
誤り訂正回路１６と、フリップフロップ群１７とを具備
したものである。
ものであり、第１〜牙３のレジスタ６．９．１５と、第
１〜牙５のセレクタ７．１０．１３．１４．１８と、レ
ジスタ群８と、加算器１１と、ＲＡＭ／ＲＯＭ１２と、
誤り訂正回路１６と、フリップフロップ群１７とを具備
したものである。
第３図にしたがい、上記記憶装置の動作を以下に説明す
る。
る。
第３図において、几Ａ Ｍ／’ ＲＯＭ１２にはマイク
ロ命令が記憶されている。
ロ命令が記憶されている。
第２のセレクタ１０の出力によｆｉ、ＲＡＭ／ＲＯＭ１
２の該当するアドレスにおける最下位ビット（ＬＳＢ
）を除く全ビットがアクセスされる。
２の該当するアドレスにおける最下位ビット（ＬＳＢ
）を除く全ビットがアクセスされる。
最下位ビットの値が０（データ信号線１１６上に表われ
る値）であるか、あるいは１（データ信号線１１７上に
表われる値）であるかは、第５のセレクタ１８の出力に
応じてｆ３のセレクタ１３によ、！ｌｌ１選択されるよ
うに構成しである。
る値）であるか、あるいは１（データ信号線１１７上に
表われる値）であるかは、第５のセレクタ１８の出力に
応じてｆ３のセレクタ１３によ、！ｌｌ１選択されるよ
うに構成しである。
選択された１ワードのマイクロ命令は第４のセレクタ１
４を介して第３のレジスタ１５に読出される。 このマ
イクロ命令は、第４図に示すような第１〜牙５のフィー
ルド１９〜２３から構成されている。
４を介して第３のレジスタ１５に読出される。 このマ
イクロ命令は、第４図に示すような第１〜牙５のフィー
ルド１９〜２３から構成されている。
聞・１のフィールド１９はデータバスを制御するための
フィールドである。 例えば、牙６図はデータバスの一
例を示す図であり、第４および第５のレジスタ２４．２
５と、演算論理ユニツ）（ＡＬ’Ｕ）２６とから成立つ
。
フィールドである。 例えば、牙６図はデータバスの一
例を示す図であり、第４および第５のレジスタ２４．２
５と、演算論理ユニツ）（ＡＬ’Ｕ）２６とから成立つ
。
第１のフィールド１９は、第４および第５のレジスタ２
４．２５に対する書込み信号と、演算論理ユニット２６
に対する演算モード信号とを制御し、次の演算を行なわ
せるものである、 すなわち、 （第４のレジスタ２４）＋（、ｆ５のレジスタ２５）→
（第４のレジスタ２４） （第４のレジスタ２４）−（第５のレジスタ２５）→（
第５のレジスタ２５） である。
４．２５に対する書込み信号と、演算論理ユニット２６
に対する演算モード信号とを制御し、次の演算を行なわ
せるものである、 すなわち、 （第４のレジスタ２４）＋（、ｆ５のレジスタ２５）→
（第４のレジスタ２４） （第４のレジスタ２４）−（第５のレジスタ２５）→（
第５のレジスタ２５） である。
第２のフィールド２ｏはＲＡＭ／ＲＯＭ１２の動作シー
ケンスを制御する命令を表わすだめのフィールドである
。
ケンスを制御する命令を表わすだめのフィールドである
。
第３のフィールド２１は第２のフィールド２ｏが第５図
に示すようなＴＥＮＴ命令のとき、読出すビットを選択
するだめのものである。
に示すようなＴＥＮＴ命令のとき、読出すビットを選択
するだめのものである。
第４のフィールド２２はブランチ先アドレスや演算定数
などを設定するだめのフィールドである。
などを設定するだめのフィールドである。
第４のフィールド２３は冗長フィールドであり、冗長フ
ィールドはマイクロ命令の１ワード内の誤シを検出して
訂正するためのフィールドである。 レジスタ群８はア
ドレスの後入れ先出しスタックであシ、サブルーチンを
呼出す場合の戻υ番地を保存しておくために使われる。
ィールドはマイクロ命令の１ワード内の誤シを検出して
訂正するためのフィールドである。 レジスタ群８はア
ドレスの後入れ先出しスタックであシ、サブルーチンを
呼出す場合の戻υ番地を保存しておくために使われる。
このレジスタ群８にアドレスを収容したときには、スタ
ックポインタとなる第１のレジスタ６の内容は１だけ増
分され、読出された後では１だけ減分される。
ックポインタとなる第１のレジスタ６の内容は１だけ増
分され、読出された後では１だけ減分される。
牙３のレジスタ１５にセットされているデータの第２の
フィールド２０がｌＮＣ３Ｒ命令のときには、第１のセ
レクタ７は信号線１０８を選択しＣＡＬＬ命令のときに
は信号線１１０を選択してレジスタ群８にセットするア
ドレスを切換えている。
フィールド２０がｌＮＣ３Ｒ命令のときには、第１のセ
レクタ７は信号線１０８を選択しＣＡＬＬ命令のときに
は信号線１１０を選択してレジスタ群８にセットするア
ドレスを切換えている。
第２のレジスタ９は常に現在実行中のマイクロ命令の次
の番地を保持しているレジスタであわ、その内容は加算
器Ｕによって増分される。
の番地を保持しているレジスタであわ、その内容は加算
器Ｕによって増分される。
したがって、第２のレジスタ９はマイクロプログラムカ
ウンタと呼ばれている。
ウンタと呼ばれている。
第２のセレクタ１０は几ＡＭ／ＲＯＭ１２のアドレスを
選択するだめのセレクタであり、複数の信号線１１１．
１１３．１１４のうち、いずれを選ぶかは第３のレジス
タ１５にセットされた第２のフィールド２０によシ決定
される。
選択するだめのセレクタであり、複数の信号線１１１．
１１３．１１４のうち、いずれを選ぶかは第３のレジス
タ１５にセットされた第２のフィールド２０によシ決定
される。
第２のフィールド２０の内容が命令の命令部を表わすも
のであることは第５図から明らかである。
のであることは第５図から明らかである。
第３のセレクタ１３は条件付き分岐を行なわせるための
セレクタであり、第３のレジスタ１５にセットされてい
る第２のフィールド加がＴＥＳＴ命令のとき、第３のフ
ィールド２１により選択されたフリップフロップ群１７
のビットの状態が０であるか、あるいは１であるかによ
って、隣合った偶数アドレスか、あるいは奇数アドレス
かのいずれかに分岐する。
セレクタであり、第３のレジスタ１５にセットされてい
る第２のフィールド加がＴＥＳＴ命令のとき、第３のフ
ィールド２１により選択されたフリップフロップ群１７
のビットの状態が０であるか、あるいは１であるかによ
って、隣合った偶数アドレスか、あるいは奇数アドレス
かのいずれかに分岐する。
これによって、次のサイクルに実行する命令の番地が指
定される。
定される。
第４のセレクタ１４はＲＡＭ／ＲＯＭ１２から送出され
た命令コードか、あるいは誤り訂正回路１６により訂正
されたコードかのいずれかを牙３のレジスタ１５にセッ
トするように選択する。
た命令コードか、あるいは誤り訂正回路１６により訂正
されたコードかのいずれかを牙３のレジスタ１５にセッ
トするように選択する。
オ・３のレジスタ１５は現在実行中のマイクロ命令を保
持するだめのレジスタである。
持するだめのレジスタである。
誤り訂正回路１６は誤シを訂正するための回路であり、
第３のレジスタ１５のＥＣＣ部以外のフィールド、すガ
わち第１〜第４のフィールド１９〜２２に誤りがあった
ことを検出した場合には、第３のレジスタ１５の内容が
無効であることを信号線１２２を使って示している。
第３のレジスタ１５のＥＣＣ部以外のフィールド、すガ
わち第１〜第４のフィールド１９〜２２に誤りがあった
ことを検出した場合には、第３のレジスタ１５の内容が
無効であることを信号線１２２を使って示している。
信号線１２２上の信号によシ、第１のレジスタ６と、レ
ジスタ群８と、第２のレジスタ９と、第４のレジスタ２
４と、第５のレジスタ２５とは内容を保持している。
ジスタ群８と、第２のレジスタ９と、第４のレジスタ２
４と、第５のレジスタ２５とは内容を保持している。
この場合、正しく訂正されたデータは第４のセレクタ１
４に戻され、第３のレジスタ１５にセットされる。 ま
た、誤りが存在しないか＼あるいは誤シが存在してもＥ
ＣＣ部の第５のフィールド２３に誤りが存在するような
場合には、上記のような誤り訂正動作は行なわない。
４に戻され、第３のレジスタ１５にセットされる。 ま
た、誤りが存在しないか＼あるいは誤シが存在してもＥ
ＣＣ部の第５のフィールド２３に誤りが存在するような
場合には、上記のような誤り訂正動作は行なわない。
フリップフロップ群１７−は演算の結果生じたオールＯ
やオーバフローなどの状態を保持するための７リツプフ
ロツプの集合体であり、第３のレジスタ１５にセットさ
れている第２のフィールド２０の内容がＴＥＳＴ命令の
場合に限シ、第３のフィールド２１によってフリップフ
ロップ群１７のひとつのビットだけが選択され、信号線
１２６と、第５のセレクタ１８と、信号線１２５とを介
して第３のセレクタ１３を切換える。
やオーバフローなどの状態を保持するための７リツプフ
ロツプの集合体であり、第３のレジスタ１５にセットさ
れている第２のフィールド２０の内容がＴＥＳＴ命令の
場合に限シ、第３のフィールド２１によってフリップフ
ロップ群１７のひとつのビットだけが選択され、信号線
１２６と、第５のセレクタ１８と、信号線１２５とを介
して第３のセレクタ１３を切換える。
その結果、信号線１２５上の信号の状態がＯであるなら
ば、偶数アドレス側の信号線１１６を選択し、１である
ならば奇数アドレス側の信号線１１７を選択して条件付
き分岐をする。
ば、偶数アドレス側の信号線１１６を選択し、１である
ならば奇数アドレス側の信号線１１７を選択して条件付
き分岐をする。
第２のフィールド２０が’Ｉ’ Ｅ Ｓ ’１’命令で
はない場合には、第５のセレクタ１８は信号線１２４の
側を選択し、）１２のセレクタ１０の最下位ビットによ
りＲＡＭ／）１０Ｍ４２の最下位アドレスを決定するこ
とになる。
はない場合には、第５のセレクタ１８は信号線１２４の
側を選択し、）１２のセレクタ１０の最下位ビットによ
りＲＡＭ／）１０Ｍ４２の最下位アドレスを決定するこ
とになる。
第８図と第９図とは、上記回路部分の動作を説明するだ
めの図であシ、マイクロプログラムとその実行タイミン
グチャートとを解析的に示した図である。
めの図であシ、マイクロプログラムとその実行タイミン
グチャートとを解析的に示した図である。
いま、第９図に示すようにマイクロ命令はＲＡＭ／凡０
Ｍ１２に記憶されているものとする。
Ｍ１２に記憶されているものとする。
最初に０００番地の命令を実行するものとすれば、ｌＮ
Ｃ３Ｒが実行され、第５図から明らかなように牙２のセ
レクタ１０は信号線１１３を選択し、牙１のセレクタ７
は信号線１０８を選択し、第４のフィールド２２の内容
”００１’がレジスタ群８に格納され、第１のレジスタ
６の内容は“００１’ となって次の００１番地へ進む
。
Ｃ３Ｒが実行され、第５図から明らかなように牙２のセ
レクタ１０は信号線１１３を選択し、牙１のセレクタ７
は信号線１０８を選択し、第４のフィールド２２の内容
”００１’がレジスタ群８に格納され、第１のレジスタ
６の内容は“００１’ となって次の００１番地へ進む
。
００１番地はＴＥＳＴ命令であシ、第３のフィールド２
１によシ選択されたフリップフロップ！Ｊ １７のなか
の特定ビットがＯであるとすれば、シ・３のセレクタ１
３は信号線１１６を選択し、最下位ビットの値は０であ
る。
１によシ選択されたフリップフロップ！Ｊ １７のなか
の特定ビットがＯであるとすれば、シ・３のセレクタ１
３は信号線１１６を選択し、最下位ビットの値は０であ
る。
また、第２のセレクタ１０は第４のフィールド２２に接
続された信号線１１４を選択するので、２＋０→２とな
り、次のサイクルは００２番地へ進む。 ００２番地
はＲ，ＴＮ命令を格納しておシ、レジスタ群８からはｌ
ＮＣ３Ｒで始まる１１″が読出され、牙２のセレクタ１
０は信号線１１１の側を選択する。
続された信号線１１４を選択するので、２＋０→２とな
り、次のサイクルは００２番地へ進む。 ００２番地
はＲ，ＴＮ命令を格納しておシ、レジスタ群８からはｌ
ＮＣ３Ｒで始まる１１″が読出され、牙２のセレクタ１
０は信号線１１１の側を選択する。
そこで、次は００１番地へ飛ぶ。
００１番地は上記と同様なＴ Ｅ Ｓ Ｔ命令であるが
、前回とは異なってフリップフロップ群１７により選択
されたビットの値が”００１″であったとすれば、００
２＋００１→００３となり、次は００３番地へ飛ぶ。
００３番地にはＢＲＨ命令が格納されており、第２のセ
レクタ１０は信号線１１４を選択して′Ａ−４のフィー
ルド２２をアクセスする。 その結果、次は００６番地
に飛ぶ。 ００６番地はＣＡＬＬ命令であり、これは第
１のセレクタ７は信号線１１０の側を選択し、第２のレ
ジスタ９の内容をレジスタ群８に格納する。 これと同
時に、第２のセレクタ１０は信号線１１４の側を選択す
る。 その結果、次は００４番地へ飛ぶ。 ００４番地
にはＩＮＣ命令が格納され、第２のセレクタ１０が信号
線１１３の側を選択する。 その結果、次は００５番地
へ進む。 ００５番地には几ＴＮ命令が格納され上記の
ようにレジスタ群８に格納されていた００７番地へ飛ぶ
。 ００７番地にはＩＮＣ命令が格納され、次は００８
番地へ飛ぶと云った具合に命令のシーケンスが進んでゆ
く。
、前回とは異なってフリップフロップ群１７により選択
されたビットの値が”００１″であったとすれば、００
２＋００１→００３となり、次は００３番地へ飛ぶ。
００３番地にはＢＲＨ命令が格納されており、第２のセ
レクタ１０は信号線１１４を選択して′Ａ−４のフィー
ルド２２をアクセスする。 その結果、次は００６番地
に飛ぶ。 ００６番地はＣＡＬＬ命令であり、これは第
１のセレクタ７は信号線１１０の側を選択し、第２のレ
ジスタ９の内容をレジスタ群８に格納する。 これと同
時に、第２のセレクタ１０は信号線１１４の側を選択す
る。 その結果、次は００４番地へ飛ぶ。 ００４番地
にはＩＮＣ命令が格納され、第２のセレクタ１０が信号
線１１３の側を選択する。 その結果、次は００５番地
へ進む。 ００５番地には几ＴＮ命令が格納され上記の
ようにレジスタ群８に格納されていた００７番地へ飛ぶ
。 ００７番地にはＩＮＣ命令が格納され、次は００８
番地へ飛ぶと云った具合に命令のシーケンスが進んでゆ
く。
この間、第３のレジスタ１５の他のフィールド°によっ
てデータバスが制御され、各種の演算やデータの転送が
行なわれる。
てデータバスが制御され、各種の演算やデータの転送が
行なわれる。
第１０図は、第３図における誤り訂正回路１６とその周
辺との構成の一実施例を詳細に示した図である。
辺との構成の一実施例を詳細に示した図である。
第１０図において、添字ａはデータ部ビットに属するも
の、添字すはＢＣＣ部ピ′ントに属するものを示してい
る。 誤り訂正回路１６において、２７はパリティチェ
ック回路であり、ＥＣＣ音Ｂ（７）ビット数に応じたパ
リティチェックを行なうもノテする。 ２８はシンドロ
ームデコーダ”であり、パリティチェック回路２７の出
力を信号線１３４ヲ介して受け、ノ（リテイエラー信号
の組合せ力１ら誤りの生じているビットを指示する信号
を信号（，１１３ｓに出力するためのデコーダ゛である
。
の、添字すはＢＣＣ部ピ′ントに属するものを示してい
る。 誤り訂正回路１６において、２７はパリティチェ
ック回路であり、ＥＣＣ音Ｂ（７）ビット数に応じたパ
リティチェックを行なうもノテする。 ２８はシンドロ
ームデコーダ”であり、パリティチェック回路２７の出
力を信号線１３４ヲ介して受け、ノ（リテイエラー信号
の組合せ力１ら誤りの生じているビットを指示する信号
を信号（，１１３ｓに出力するためのデコーダ゛である
。
２９はデータ部の誤シを訂正するだめのデータ音５誤シ
訂正回路である。
訂正回路である。
その出力信号線１２３ａは牙４のセレクタ１４に戻され
、訂正サイクルのときに正しいデータが第３のレジスタ
１５にセットされる。
、訂正サイクルのときに正しいデータが第３のレジスタ
１５にセットされる。
３０はシンドロームデコーダ２８の出力をもとにして誤
シが存在するか否かをチェックし、誤りが存在する場合
にはデータ部ビットに存在するものであるか、あるいは
ＥＣＣ部ビットに存在するものであるかを判定するだめ
の判定論理回路である。 誤りが存在しないか、あるい
は存在していてもＥＣＣ部ビットに限られている場合に
は信号線１２０上のデータは有効であり、データ部ピッ
） １５ ａの内容が誤っている場合には信号線１２０
上の信号が無効であると云う信号を信号線１２２上に出
力する。
シが存在するか否かをチェックし、誤りが存在する場合
にはデータ部ビットに存在するものであるか、あるいは
ＥＣＣ部ビットに存在するものであるかを判定するだめ
の判定論理回路である。 誤りが存在しないか、あるい
は存在していてもＥＣＣ部ビットに限られている場合に
は信号線１２０上のデータは有効であり、データ部ピッ
） １５ ａの内容が誤っている場合には信号線１２０
上の信号が無効であると云う信号を信号線１２２上に出
力する。
本明細では装置全体の性能を左右する情報処理装置の制
御用記憶装置に対して実施した例を示しだが、誤シ訂正
符号を有する他のいかなる記憶装置にも応用できること
は云う壕でもない。
御用記憶装置に対して実施した例を示しだが、誤シ訂正
符号を有する他のいかなる記憶装置にも応用できること
は云う壕でもない。
（発明の効果）
本発明には以上説明したように、１ワード内にデータ部
とＥＣＣ部とを有するランダムアクセス形の［（Ａ Ｍ
ｔだはＲ，ＯＭにおいて、誤シの存在したビットがデ
ータ部にあるか、あるいはＥＣＣ部にあるかの判定を行
なうため、パリティチェック回路と、シンドロームデコ
ーダと、判定論理回路とを備え、さらにデータ部に誤υ
が存在する場合に限って誤りの訂正を行なうようにデー
タ部ｉｂ訂正回路を設けることによシ、記憶装置の１ワ
ード内の１〜２割を占めるＥＣＣ部の誤シを訂正する時
間を省略することができ、長期的にみれば平均アクセス
タイムが短縮され、処理を有効に行なうことができると
云う効果がある。
とＥＣＣ部とを有するランダムアクセス形の［（Ａ Ｍ
ｔだはＲ，ＯＭにおいて、誤シの存在したビットがデ
ータ部にあるか、あるいはＥＣＣ部にあるかの判定を行
なうため、パリティチェック回路と、シンドロームデコ
ーダと、判定論理回路とを備え、さらにデータ部に誤υ
が存在する場合に限って誤りの訂正を行なうようにデー
タ部ｉｂ訂正回路を設けることによシ、記憶装置の１ワ
ード内の１〜２割を占めるＥＣＣ部の誤シを訂正する時
間を省略することができ、長期的にみれば平均アクセス
タイムが短縮され、処理を有効に行なうことができると
云う効果がある。
第１図は従来方式により構成した誤り訂正回路を具備し
た記憶装置のブロック図である。 劃・２図はｆ１図の動作を示すタイミングを示す図であ
る。 第３図は本発明による記憶装置の一実施例を示すブロッ
ク図である。 −ｆ４図は第３図の記憶装置を動作させるだめのマイク
ロ命令のフォーマットの一例を示す図である。 第５図は牙４図における命令フィールドの動作を要約し
た図である。 第６図は２・３図の記憶装置の出力により制御される演
算回路−の一実施例を示すブロック図である。 オフ図は第６図の演算回路の動作例を示すタイミング図
である。 第８図は第３図における動作例を示すタイミング図であ
る。 、ｆ９図は第３図の記憶装置を動作させるだめのマイク
ロプログラムの一例を示す図である。 牙１０図は第３図の記憶装置に含まれている誤シ訂正回
路の構成例を示すブロック図である。 １．４．６．９．１５．２４．２５・・・レジスタ２．
１２・・・几ＡＭ／几ＯＭ ３．７．１０．１３．１４．１８・・・セレクタ５．１
６・・・誤り訂正回路 ８・・・レジスタ群 １１・・・加算器１７・・・
フリツブフロラフ群 １９〜２３・・・マイクロ命令内部フィールド２６・・
・演算論理ユニット ２７・・・パリティチェック回路 ２８・・・シンドロームデコーダ ２９・・・データ部誤り訂正回路 ３０・・・判定論理回路 １０１〜１３５・・・信号線 ２００〜２０７・・・情報 特許出願人 日本電気株式会社 代理人 弁理士 井 〕 ロ 壽 第１図 才２図 第１０図 ２３ａ
た記憶装置のブロック図である。 劃・２図はｆ１図の動作を示すタイミングを示す図であ
る。 第３図は本発明による記憶装置の一実施例を示すブロッ
ク図である。 −ｆ４図は第３図の記憶装置を動作させるだめのマイク
ロ命令のフォーマットの一例を示す図である。 第５図は牙４図における命令フィールドの動作を要約し
た図である。 第６図は２・３図の記憶装置の出力により制御される演
算回路−の一実施例を示すブロック図である。 オフ図は第６図の演算回路の動作例を示すタイミング図
である。 第８図は第３図における動作例を示すタイミング図であ
る。 、ｆ９図は第３図の記憶装置を動作させるだめのマイク
ロプログラムの一例を示す図である。 牙１０図は第３図の記憶装置に含まれている誤シ訂正回
路の構成例を示すブロック図である。 １．４．６．９．１５．２４．２５・・・レジスタ２．
１２・・・几ＡＭ／几ＯＭ ３．７．１０．１３．１４．１８・・・セレクタ５．１
６・・・誤り訂正回路 ８・・・レジスタ群 １１・・・加算器１７・・・
フリツブフロラフ群 １９〜２３・・・マイクロ命令内部フィールド２６・・
・演算論理ユニット ２７・・・パリティチェック回路 ２８・・・シンドロームデコーダ ２９・・・データ部誤り訂正回路 ３０・・・判定論理回路 １０１〜１３５・・・信号線 ２００〜２０７・・・情報 特許出願人 日本電気株式会社 代理人 弁理士 井 〕 ロ 壽 第１図 才２図 第１０図 ２３ａ
Claims (1)
- １ワード内にデータ部とＥＣＣ部とを有する情報を記憶
するだめのランダムアクモス形のＲＡＭ″！またはＲＯ
Ｍと、前記ＲＡＭまたはＲＯＭから読出した前記情報を
保持するためのレジスタと、前記レジスタに保持された
内容に誤りが存在する場合には、前記誤シを検出して訂
正するための誤り訂正回路とを少なくとも具備し、かつ
、前記誤り訂正回路が前記ＥＣＣ部のビット数に応じた
方式のパリティチェックを行なうためのパリティチェッ
ク回路と、前記パリティチェック回路の出力を受けてパ
リティエラー信号の組合せから誤りの生じているビット
の指示信号を出力するだめのシンドロームデコーダと、
前記シンドロームデコーダの出力をもとにして誤りの存
在をチェックし、前記誤シが前記ＥＣＣ部に存在するか
、あるいは前記データ部に存在するかを判定して前記デ
ータ部の誤りのみを訂正させるよう指示するだめの判定
論理回路と、前記データ部の誤シを訂正して前記レジス
タに戻すだめのデータ部誤り訂正回路とから成立つこと
を特徴とした記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004764A JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004764A JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59129995A true JPS59129995A (ja) | 1984-07-26 |
| JPH0136137B2 JPH0136137B2 (ja) | 1989-07-28 |
Family
ID=11592936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004764A Granted JPS59129995A (ja) | 1983-01-14 | 1983-01-14 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251949A (ja) * | 1986-04-25 | 1987-11-02 | Mitsubishi Electric Corp | 記憶装置の誤り訂正方法 |
| JP2014110071A (ja) * | 2012-11-30 | 2014-06-12 | Taiwan Semiconductor Manufactuaring Co Ltd | エラー訂正パリティビットによるｍｒａｍスマートビット書き込みアルゴリズムの方法および装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168266A (en) * | 1980-05-28 | 1981-12-24 | Fujitsu Ltd | Processing system for error of memory for control |
| JPS5771032A (en) * | 1980-10-22 | 1982-05-01 | Nec Corp | Priority controlling circuit |
-
1983
- 1983-01-14 JP JP58004764A patent/JPS59129995A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168266A (en) * | 1980-05-28 | 1981-12-24 | Fujitsu Ltd | Processing system for error of memory for control |
| JPS5771032A (en) * | 1980-10-22 | 1982-05-01 | Nec Corp | Priority controlling circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251949A (ja) * | 1986-04-25 | 1987-11-02 | Mitsubishi Electric Corp | 記憶装置の誤り訂正方法 |
| JP2014110071A (ja) * | 2012-11-30 | 2014-06-12 | Taiwan Semiconductor Manufactuaring Co Ltd | エラー訂正パリティビットによるｍｒａｍスマートビット書き込みアルゴリズムの方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0136137B2 (ja) | 1989-07-28 |
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