JPH06187257A - システムバス制御方式 - Google Patents
システムバス制御方式Info
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- JPH06187257A JPH06187257A JP4337646A JP33764692A JPH06187257A JP H06187257 A JPH06187257 A JP H06187257A JP 4337646 A JP4337646 A JP 4337646A JP 33764692 A JP33764692 A JP 33764692A JP H06187257 A JPH06187257 A JP H06187257A
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- system bus
- arbiter
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
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Abstract
(57)【要約】
【目的】 本発明はシステムバス制御方式に関し、軽度
の異常があった場合、システムを初期化して再始動し、
システムの運転効率を向上させることを目的とする。 【構成】 異常検出手段５０，５３，６０，６１は、上
記アービタの内部状態とシステムバス上の信号から異常
を検出する。再始動手段６２は、異常検出時に上記アー
ビタの内部状態を初期化して再始動する。停止手段６２
は、上記再始動から所定時間内に再び異常が検出された
ときシステムバスの使用を停止させる。
の異常があった場合、システムを初期化して再始動し、
システムの運転効率を向上させることを目的とする。 【構成】 異常検出手段５０，５３，６０，６１は、上
記アービタの内部状態とシステムバス上の信号から異常
を検出する。再始動手段６２は、異常検出時に上記アー
ビタの内部状態を初期化して再始動する。停止手段６２
は、上記再始動から所定時間内に再び異常が検出された
ときシステムバスの使用を停止させる。
Description
【０００１】
【産業上の利用分野】本発明はシステムバス制御方式に
関し、マルチプロセッサシステムのシステムバスのアー
ビトレーションを行なうシステムバス制御方式に関す
る。
関し、マルチプロセッサシステムのシステムバスのアー
ビトレーションを行なうシステムバス制御方式に関す
る。
【０００２】近年、システムダウンの防止や２４時間運
転を可能にするために、マルチプロセッサ構成をとるデ
ータ処理システムが普及しつつある。このようなシステ
ムではシステムバスのアービトレーションを行なうバス
制御部も冗長制御を行なうようになってきている。
転を可能にするために、マルチプロセッサ構成をとるデ
ータ処理システムが普及しつつある。このようなシステ
ムではシステムバスのアービトレーションを行なうバス
制御部も冗長制御を行なうようになってきている。
【０００３】
【従来の技術】従来の集中アービトレーション方式で
は、システムバスに接続されている複数のプロセッサモ
ジュールからアービタ部に外部制御信号が供給され、こ
れに応じてアービタ部から任意のモジュールに対し命令
を発行するという構成をとっている。
は、システムバスに接続されている複数のプロセッサモ
ジュールからアービタ部に外部制御信号が供給され、こ
れに応じてアービタ部から任意のモジュールに対し命令
を発行するという構成をとっている。
【０００４】従来、アービタ部のハードウエアの破壊に
よる障害等の重度の異常が発生した場合、及びシステム
の運用中にプロセッサモジュールをシステムバスに追加
挿入接続したり離脱したとき、極めてまれに起こるバス
の擾乱のような軽度の異常が発生した場合、アービタ部
は異常の度合いに拘らずシステムバス上のデータをデコ
ードして異常を検出し、誤動作を生じてシステム全体に
影響を及ぼさないようシステム全体を停止させている。
よる障害等の重度の異常が発生した場合、及びシステム
の運用中にプロセッサモジュールをシステムバスに追加
挿入接続したり離脱したとき、極めてまれに起こるバス
の擾乱のような軽度の異常が発生した場合、アービタ部
は異常の度合いに拘らずシステムバス上のデータをデコ
ードして異常を検出し、誤動作を生じてシステム全体に
影響を及ぼさないようシステム全体を停止させている。
【０００５】
【発明が解決しようとする課題】従来の集中アービトレ
ーション方式では、バスの擾乱の発生という軽度の異常
であっても、システムが停止してしまい運転効率が低い
という問題があった。
ーション方式では、バスの擾乱の発生という軽度の異常
であっても、システムが停止してしまい運転効率が低い
という問題があった。
【０００６】本発明は上記の点に鑑みなされたもので、
軽度の異常があった場合、システムを初期化して再始動
し、システムの運転効率を向上させるシステムバス制御
方式を提供することを目的とする。
軽度の異常があった場合、システムを初期化して再始動
し、システムの運転効率を向上させるシステムバス制御
方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のシステムバス制
御方式は、システムバスに複数のモジュール及びアービ
タを接続し、アービタにより任意のモジュールにシステ
ムバスの使用権を与えるシステムバス制御方式におい
て、上記アービタの内部状態とシステムバス上の信号か
ら異常を検出する異常検出手段と、異常検出時に上記ア
ービタの内部状態を初期化して再始動する再始動手段と
を上記アービタに有する。
御方式は、システムバスに複数のモジュール及びアービ
タを接続し、アービタにより任意のモジュールにシステ
ムバスの使用権を与えるシステムバス制御方式におい
て、上記アービタの内部状態とシステムバス上の信号か
ら異常を検出する異常検出手段と、異常検出時に上記ア
ービタの内部状態を初期化して再始動する再始動手段と
を上記アービタに有する。
【０００８】また、上記再始動手段による再始動から所
定時間内に再び異常が検出されたときシステムバスの使
用を停止させる停止手段を上記アービタに有する。
定時間内に再び異常が検出されたときシステムバスの使
用を停止させる停止手段を上記アービタに有する。
【０００９】
【作用】本発明においては、アービタの内部状態とシス
テムバス上の信号から異常を検出したときアービタの内
部状態を初期化して再始動を行なうため、軽度の異常が
発生したときはシステムが自動的に再始動してシステム
の運転効率が向上する。また、再始動から所定時間内に
異常が検出されるとシステムバスの使用を停止してシス
テム全体を停止させるために、アービタのハードウェア
の破壊等の重度の異常が発生したときはシステム全体が
停止して誤動作によりシステム全体が影響を受けること
が防止される。
テムバス上の信号から異常を検出したときアービタの内
部状態を初期化して再始動を行なうため、軽度の異常が
発生したときはシステムが自動的に再始動してシステム
の運転効率が向上する。また、再始動から所定時間内に
異常が検出されるとシステムバスの使用を停止してシス
テム全体を停止させるために、アービタのハードウェア
の破壊等の重度の異常が発生したときはシステム全体が
停止して誤動作によりシステム全体が影響を受けること
が防止される。
【００１０】
【実施例】図２は本発明方式を適用したシステムの構成
図を示す。同図中、１０1 〜１０ n 夫々はプロセッサを
内蔵して個々にデータ処理を行なうモジュールであり、
システムバス１２に共通に接続されている。また、シス
テムバス１２にはシステムバス制御部としてのアービタ
１４が接続されている。
図を示す。同図中、１０1 〜１０ n 夫々はプロセッサを
内蔵して個々にデータ処理を行なうモジュールであり、
システムバス１２に共通に接続されている。また、シス
テムバス１２にはシステムバス制御部としてのアービタ
１４が接続されている。
【００１１】各モジュール１０1 〜１０n はシステムバ
ス１２を通してアービタ１４にバスリクエスト信号ＢＲ
Ｑを出し、アービタ１４は特定のモジュールに対してバ
スグラント信号ＢＧＲを供給してそのモジュールにシス
テムバス１２の占有権を与える。
ス１２を通してアービタ１４にバスリクエスト信号ＢＲ
Ｑを出し、アービタ１４は特定のモジュールに対してバ
スグラント信号ＢＧＲを供給してそのモジュールにシス
テムバス１２の占有権を与える。
【００１２】図３は、アービタ１４のブロック図を示
す。同図中、端子２０にはモジュール１０1 〜１０n 夫
々からアサートされたバスリクエスト信号ＢＲＱｉ（ｉ
は１≦ｉ≦ｎの整数）がシステムバス１２を介してパラ
レルに入来しラッチ回路２１に供給される。ラッチ回路
２１はステートマシン３０よりロード信号ＬＯＡＤが入
来すると上記バスリクエスト信号をパラレルにラッチす
る。ラッチ回路２１にラッチされた信号はプライオリテ
ィデコーダ２２に供給される。
す。同図中、端子２０にはモジュール１０1 〜１０n 夫
々からアサートされたバスリクエスト信号ＢＲＱｉ（ｉ
は１≦ｉ≦ｎの整数）がシステムバス１２を介してパラ
レルに入来しラッチ回路２１に供給される。ラッチ回路
２１はステートマシン３０よりロード信号ＬＯＡＤが入
来すると上記バスリクエスト信号をパラレルにラッチす
る。ラッチ回路２１にラッチされた信号はプライオリテ
ィデコーダ２２に供給される。
【００１３】プライオリティデコーダ２２は予め設定さ
れているモジュール１０1 〜１０n夫々のプライオリテ
ィに従ってバスリクエスト信号をアサートしたモジュー
ルのうちプライオリティの最も高いモジュールを選択す
るｎビットの信号ＤＥＣｉを生成してパラレルにラッチ
回路２３に供給すると共にｎビットパラレルのバスリク
エスト信号のオア信号ＲＥＱ−ＯＲをステートマシン３
０に供給する。ラッチ回路２３はステートマシン３０よ
りゲート信号ＧＡＴＥが供給されたとき上記信号ＤＥＣ
ｉをラッチし、バスグラント信号ＢＧＲｉとして端子２
４よりパラレルに出力する。このバスグラント信号ＢＧ
Ｒｉとして端子２４よりパラレルに出力する。このバス
グラント信号ＢＧＭｉはラッチ回路２１にクリア信号Ｃ
ＬＲｉとして供給され、バスグラント信号ＢＧＭｉがア
サートされたモジュールに対応するラッチ回路２１のバ
スリクエスト信号ＢＲＧｉのみがクリアされる。またラ
ッチ回路２１はステートマシン３０よりオールクリア信
号ＡＬＬ ＣＬＲが供給されると全てのモジュールに対
応するラッチ内容をクリアする。
れているモジュール１０1 〜１０n夫々のプライオリテ
ィに従ってバスリクエスト信号をアサートしたモジュー
ルのうちプライオリティの最も高いモジュールを選択す
るｎビットの信号ＤＥＣｉを生成してパラレルにラッチ
回路２３に供給すると共にｎビットパラレルのバスリク
エスト信号のオア信号ＲＥＱ−ＯＲをステートマシン３
０に供給する。ラッチ回路２３はステートマシン３０よ
りゲート信号ＧＡＴＥが供給されたとき上記信号ＤＥＣ
ｉをラッチし、バスグラント信号ＢＧＲｉとして端子２
４よりパラレルに出力する。このバスグラント信号ＢＧ
Ｒｉとして端子２４よりパラレルに出力する。このバス
グラント信号ＢＧＭｉはラッチ回路２１にクリア信号Ｃ
ＬＲｉとして供給され、バスグラント信号ＢＧＭｉがア
サートされたモジュールに対応するラッチ回路２１のバ
スリクエスト信号ＢＲＧｉのみがクリアされる。またラ
ッチ回路２１はステートマシン３０よりオールクリア信
号ＡＬＬ ＣＬＲが供給されると全てのモジュールに対
応するラッチ内容をクリアする。
【００１４】端子２５にはシステムバス１２より３ビッ
トのタグ信号ＴＢが入来し、デコーダ２６に供給され
る。タグ信号はマルチワード転送時のデータの先頭や最
後を表わし、２ビットのタグ（ＴＢ０，ＴＢ１）に１ビ
ットの奇数パリティ（ＴＢＰ）を付加したものであり、
例えばデータの先頭ワードはＴＢ＝１１１である。デコ
ーダ２６は奇数パリティにエラーが有るか否かをチェッ
クして、エラーがあれば値１のエラー信号ＰＥＲＲを生
成すると共に、２ビットのタグＴＢ０，１をデコードし
てステートマシン３０に供給する。
トのタグ信号ＴＢが入来し、デコーダ２６に供給され
る。タグ信号はマルチワード転送時のデータの先頭や最
後を表わし、２ビットのタグ（ＴＢ０，ＴＢ１）に１ビ
ットの奇数パリティ（ＴＢＰ）を付加したものであり、
例えばデータの先頭ワードはＴＢ＝１１１である。デコ
ーダ２６は奇数パリティにエラーが有るか否かをチェッ
クして、エラーがあれば値１のエラー信号ＰＥＲＲを生
成すると共に、２ビットのタグＴＢ０，１をデコードし
てステートマシン３０に供給する。
【００１５】またステートマシン３０には外部より端子
２７を介して初期化を行なうためのイニシャル信号ＩＮ
ＩＴ，システムバス１２より端子２８を介してデータ転
送の終了時にアサートされるエンド信号ＴＥＮＤ，シス
テムバス１２より端子２９を介して任意のモジュールの
バスリクエスト信号に対してバスグラント信号を返した
にも拘らずデータ転送を開始しないときアサートされる
アウト信号ＴＯＵＴ夫々が供給される。
２７を介して初期化を行なうためのイニシャル信号ＩＮ
ＩＴ，システムバス１２より端子２８を介してデータ転
送の終了時にアサートされるエンド信号ＴＥＮＤ，シス
テムバス１２より端子２９を介して任意のモジュールの
バスリクエスト信号に対してバスグラント信号を返した
にも拘らずデータ転送を開始しないときアサートされる
アウト信号ＴＯＵＴ夫々が供給される。
【００１６】ステートマシン３０は信号ＡＲＢＴ０，
１，２の３ビットで表わされる状態（ステート）を遷移
させる。このステートには偶数パリティＡＲＢＴＰが付
加されている。ステートマシン３０のステートは図４及
び図５に示す如く、不定状態（ＡＲＢＴ＝ＸＸＸ）でイ
ニシャル信号ＩＮＩＴがアサートされるとイニシャル状
態ＩＮＩＴ（ＡＲＢＴ＝０００）となり、更にイニシャ
ル信号ＩＮＩＴがネゲートされるとリクエスト待ち状態
Ｒ−ＷＴ（ＡＲＢＴ＝００１）となる。このＲ−ＷＴ状
態でプライオリティデコーダ２２よりのオア信号ＲＥＱ
−ＯＲがアサートされると転送データのコマンドを含ん
だ第１ワードの待ち状態Ｓ−ＷＴ（ＡＲＢＴ＝０１０）
となる。
１，２の３ビットで表わされる状態（ステート）を遷移
させる。このステートには偶数パリティＡＲＢＴＰが付
加されている。ステートマシン３０のステートは図４及
び図５に示す如く、不定状態（ＡＲＢＴ＝ＸＸＸ）でイ
ニシャル信号ＩＮＩＴがアサートされるとイニシャル状
態ＩＮＩＴ（ＡＲＢＴ＝０００）となり、更にイニシャ
ル信号ＩＮＩＴがネゲートされるとリクエスト待ち状態
Ｒ−ＷＴ（ＡＲＢＴ＝００１）となる。このＲ−ＷＴ状
態でプライオリティデコーダ２２よりのオア信号ＲＥＱ
−ＯＲがアサートされると転送データのコマンドを含ん
だ第１ワードの待ち状態Ｓ−ＷＴ（ＡＲＢＴ＝０１０）
となる。
【００１７】また、Ｓ−ＷＴ状態で信号ＴＥＮＤがアサ
ートされ、信号ＴＢ＝１１１の場合は、マルチワード転
送からバスグラント信号を供給するモジュールの切換状
態ＣＨＧ（ＡＲＢＴ＝１００）となり、Ｓ−ＷＴ状態で
信号ＴＥＮＤがネゲートされ、信号ＴＢ＝１１１の場合
は、信号ＴＥＮＤがアサートされるのを待つ状態Ｅ−Ｗ
Ｔ（ＡＲＢＴ＝０１１）となり、Ｓ−ＷＴ状態で信号Ｔ
ＯＵＴがアサートされ、信号ＴＢ＝０１０又は１００の
場合、及びＴＢにパリティエラーがあり、信号ＰＥＲＲ
＝１の場合はエラー状態ＥＲＲ（ＡＲＢＴ＝１１０又は
１０１）となる。 また、Ｅ−ＷＴ状態で信号ＴＥＮＤ
がアサートされ、信号ＰＥＲＲ＝１の場合はＣＨＧ状態
となり、Ｅ−ＷＴ状態で信号ＴＯＵＴがアサートされ、
ＴＢ＝００１又は１１１の場合はＥＲＲ状態となる。更
にＣＨＧ状態又はＥＲＲ状態で信号ＲＥＱ−ＯＲがアサ
ートされるとＳ−ＷＴ状態となり、ネゲートされるとＲ
−ＷＴ状態となる。
ートされ、信号ＴＢ＝１１１の場合は、マルチワード転
送からバスグラント信号を供給するモジュールの切換状
態ＣＨＧ（ＡＲＢＴ＝１００）となり、Ｓ−ＷＴ状態で
信号ＴＥＮＤがネゲートされ、信号ＴＢ＝１１１の場合
は、信号ＴＥＮＤがアサートされるのを待つ状態Ｅ−Ｗ
Ｔ（ＡＲＢＴ＝０１１）となり、Ｓ−ＷＴ状態で信号Ｔ
ＯＵＴがアサートされ、信号ＴＢ＝０１０又は１００の
場合、及びＴＢにパリティエラーがあり、信号ＰＥＲＲ
＝１の場合はエラー状態ＥＲＲ（ＡＲＢＴ＝１１０又は
１０１）となる。 また、Ｅ−ＷＴ状態で信号ＴＥＮＤ
がアサートされ、信号ＰＥＲＲ＝１の場合はＣＨＧ状態
となり、Ｅ−ＷＴ状態で信号ＴＯＵＴがアサートされ、
ＴＢ＝００１又は１１１の場合はＥＲＲ状態となる。更
にＣＨＧ状態又はＥＲＲ状態で信号ＲＥＱ−ＯＲがアサ
ートされるとＳ−ＷＴ状態となり、ネゲートされるとＲ
−ＷＴ状態となる。
【００１８】図１はステートマシンのブロック図を示
す。同図中、端子２５よりの信号ＴＢはフリップフロッ
プ４４にラッチされ、デコーダ２６の出力する信号ＰＥ
ＲＲ及びデコード出力はフリップフロップ４５にラッチ
され、信号ＴＥＮＤ，ＴＯＵＴ夫々はフリップフロップ
４６，４７夫々にラッチされる。
す。同図中、端子２５よりの信号ＴＢはフリップフロッ
プ４４にラッチされ、デコーダ２６の出力する信号ＰＥ
ＲＲ及びデコード出力はフリップフロップ４５にラッチ
され、信号ＴＥＮＤ，ＴＯＵＴ夫々はフリップフロップ
４６，４７夫々にラッチされる。
【００１９】信号生成部５０はフリップフロップ４５〜
４７よりタグＴＢ０，１のデコード信号及び信号ＰＥＲ
Ｒ，ＴＥＮＤ，ＴＯＵＴを供給されると共に、端子２７
より信号ＩＮＩＴを供給され、端子４８を介してプライ
オリティデコーダ２１から信号ＲＥＱ−ＯＲを供給さ
れ、また、後述するフリップフロップ５１から前回の状
態信号ＡＲＢＴ０，１，２を供給されており、上記の各
信号から図４に従って次の状態（ＩＮＩＴ状態等の６状
態）を表わす６ビットの信号ＳＴＡＴＥ０〜５を生成し
てエンコーダ５３に供給すると共に、ＩＮＩＴ信号の入
来時に信号ＡＬＬＣＬＲを生成して端子５４から出力
し、また信号ＲＥＱ−ＯＲの入来時に信号ＧＡＴＥを生
成して端子５５から出力し、所定周期で端子５６から信
号ＬＯＡＤを出力する。
４７よりタグＴＢ０，１のデコード信号及び信号ＰＥＲ
Ｒ，ＴＥＮＤ，ＴＯＵＴを供給されると共に、端子２７
より信号ＩＮＩＴを供給され、端子４８を介してプライ
オリティデコーダ２１から信号ＲＥＱ−ＯＲを供給さ
れ、また、後述するフリップフロップ５１から前回の状
態信号ＡＲＢＴ０，１，２を供給されており、上記の各
信号から図４に従って次の状態（ＩＮＩＴ状態等の６状
態）を表わす６ビットの信号ＳＴＡＴＥ０〜５を生成し
てエンコーダ５３に供給すると共に、ＩＮＩＴ信号の入
来時に信号ＡＬＬＣＬＲを生成して端子５４から出力
し、また信号ＲＥＱ−ＯＲの入来時に信号ＧＡＴＥを生
成して端子５５から出力し、所定周期で端子５６から信
号ＬＯＡＤを出力する。
【００２０】エンコーダ５３は次の状態を表わす信号Ｓ
ＴＡＴＥ０〜５から次の状態の状態信号ＡＲＢＴ０，
１，２を生成してフリップフロップ５１に格納する。
ＴＡＴＥ０〜５から次の状態の状態信号ＡＲＢＴ０，
１，２を生成してフリップフロップ５１に格納する。
【００２１】デコーダ６０はフリップフロップ４４，４
６，４７からの信号ＴＢ，ＴＥＮＤ，ＴＯＵＴ，及び端
子４８からの信号ＲＥＱ−ＯＲ，及びフリップフロップ
５１よりの前回の状態信号ＡＲＢＴ０，１，２を供給さ
れており、上記の各信号から図４に従って次の状態を表
わす信号ＡＲＢＴ０，１，２を生成し、このＡＲＢＴ
０，１，２から状態を表わす信号の偶数パリティＡＲＢ
ＴＰを生成してチェック回路６１に供給する。
６，４７からの信号ＴＢ，ＴＥＮＤ，ＴＯＵＴ，及び端
子４８からの信号ＲＥＱ−ＯＲ，及びフリップフロップ
５１よりの前回の状態信号ＡＲＢＴ０，１，２を供給さ
れており、上記の各信号から図４に従って次の状態を表
わす信号ＡＲＢＴ０，１，２を生成し、このＡＲＢＴ
０，１，２から状態を表わす信号の偶数パリティＡＲＢ
ＴＰを生成してチェック回路６１に供給する。
【００２２】チェック回路６１はエンコーダ５３から供
給される状態信号ＡＲＢＴ０，１，２とデコーダ６０か
ら供給されるパリティＡＲＢＴＰとよりパリティチェッ
クを行なってパリティエラー時にエラー信号ＥＲＲをア
サートしてタイマ６２に供給する。
給される状態信号ＡＲＢＴ０，１，２とデコーダ６０か
ら供給されるパリティＡＲＢＴＰとよりパリティチェッ
クを行なってパリティエラー時にエラー信号ＥＲＲをア
サートしてタイマ６２に供給する。
【００２３】ここで、信号生成部５０はデコーダ２６で
タグＴＢ０，１をデコードしたデコード信号をフリップ
フロップ４５から供給されて次の状態を表わす信号ＳＴ
ＡＴＥ０〜５を生成し、デコーダ６０はタグＴＢ０，１
をフリップフロップ４４から供給されて、次の状態を表
わす信号ＡＲＢＴＰ０，１，２を生成し、これから偶数
パリティＡＲＢＴＰを生成しており、信号生成部５０と
デコーダ６０とでは端子２５よりのタグＴＢ０，１又は
デコード信号が供給されるタイミングが異なる。このた
めシステムの運用中にモジュールがシステムバスに挿入
接続又は離脱されることによりバスの擾乱が発生した場
合には信号生成部５０で生成される次の状態を表わす信
号ＡＲＢＴ０，１，２と、デコーダ６０で生成される次
の状態を表わす信号ＡＲＢＴ０，１，２とが異なってし
まいチェック回路６１でパリティエラーが検出される。
また、デコーダ２６，６０、信号生成部５０等が破壊し
た場合にもチェック回路６１でパリティエラーが検出さ
れる。
タグＴＢ０，１をデコードしたデコード信号をフリップ
フロップ４５から供給されて次の状態を表わす信号ＳＴ
ＡＴＥ０〜５を生成し、デコーダ６０はタグＴＢ０，１
をフリップフロップ４４から供給されて、次の状態を表
わす信号ＡＲＢＴＰ０，１，２を生成し、これから偶数
パリティＡＲＢＴＰを生成しており、信号生成部５０と
デコーダ６０とでは端子２５よりのタグＴＢ０，１又は
デコード信号が供給されるタイミングが異なる。このた
めシステムの運用中にモジュールがシステムバスに挿入
接続又は離脱されることによりバスの擾乱が発生した場
合には信号生成部５０で生成される次の状態を表わす信
号ＡＲＢＴ０，１，２と、デコーダ６０で生成される次
の状態を表わす信号ＡＲＢＴ０，１，２とが異なってし
まいチェック回路６１でパリティエラーが検出される。
また、デコーダ２６，６０、信号生成部５０等が破壊し
た場合にもチェック回路６１でパリティエラーが検出さ
れる。
【００２４】タイマ６２はエラー信号ＥＲＲがアサート
されると信号ＩＮＩＴを生成して信号生成部５０に供給
し、強制的にＩＮＩＴ状態としてシステムの再始動を行
なう。これと共に、信号ＥＲＲがアサートされてからの
時間をカウントし、所定時間内に再び信号ＥＲＲがアサ
ートされると端子６３から図３に示す各回路部にホール
ト信号ＨＬＴを供給し、アービタ１４の動作を停止させ
る。
されると信号ＩＮＩＴを生成して信号生成部５０に供給
し、強制的にＩＮＩＴ状態としてシステムの再始動を行
なう。これと共に、信号ＥＲＲがアサートされてからの
時間をカウントし、所定時間内に再び信号ＥＲＲがアサ
ートされると端子６３から図３に示す各回路部にホール
ト信号ＨＬＴを供給し、アービタ１４の動作を停止させ
る。
【００２５】このように、アービタ１４の内部状態とシ
ステムバス１２上の信号ＴＢ０，１から異常を検出した
ときアービタ１４の内部状態を初期化して再始動を行な
うため、軽度の異常が発生したときはシステムが自動的
に再始動してシステムの運転効率が向上する。
ステムバス１２上の信号ＴＢ０，１から異常を検出した
ときアービタ１４の内部状態を初期化して再始動を行な
うため、軽度の異常が発生したときはシステムが自動的
に再始動してシステムの運転効率が向上する。
【００２６】また、再始動から所定時間内に異常が検出
されるとシステムバスの使用を停止してシステム全体を
停止させるために、アービタ１４のハードウェアの破壊
等の重度の異常が発生したときはシステム全体が停止し
て誤動作によりシステム全体が影響を受けることが防止
される。
されるとシステムバスの使用を停止してシステム全体を
停止させるために、アービタ１４のハードウェアの破壊
等の重度の異常が発生したときはシステム全体が停止し
て誤動作によりシステム全体が影響を受けることが防止
される。
【００２７】
【発明の効果】上述の如く、本発明のシステムバス制御
方式によれば、軽度の異常があった場合、システムを初
期化して再始動し、システムの運転効率を向上させるこ
とができ、実用上きわめて有用である。
方式によれば、軽度の異常があった場合、システムを初
期化して再始動し、システムの運転効率を向上させるこ
とができ、実用上きわめて有用である。
【図１】ステートマシンのブロック図である。
【図２】本発明方式のシステムの構成図である。
【図３】アービタのブロック図である。
【図４】状態遷移を説明するための図である。
【図５】状態遷移を説明するための図である。
１０1 〜１０n モジュール １２ システムバス １４ アービタ ２６，６０ デコーダ ３０ ステートマシン ５０ 信号生成部 ５３ エンコーダ ６１ チェック回路 ６２ タイマ
Claims (2)
- 【請求項１】 システムバス（１２）に複数のモジュー
ル（１０1 〜１０n）及びアービタ（１４）を接続し、
アービタにより任意のモジュールにシステムバスの使用
権を与えるシステムバス制御方式において、 上記アービタ（１４）の内部状態とシステムバス（１
２）上の信号から異常を検出する異常検出手段（６０，
６１）と、 異常検出時に上記アービタ（１４）の内部状態を初期化
して再始動する再始動手段（６２）とを上記アービタ
（１４）に有することを特徴とするシステムバス制御方
式。 - 【請求項２】 請求項１記載のシステムバス制御方式に
おいて、 上記再始動手段（６２）による再始動から所定時間内に
再び異常が検出されたときシステムバスの使用を停止さ
せる停止手段（６２）を上記アービタに有することを特
徴とするシステムバス制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337646A JPH06187257A (ja) | 1992-12-17 | 1992-12-17 | システムバス制御方式 |
| US08/512,440 US5500945A (en) | 1992-12-17 | 1995-07-31 | Apparatus and method for controlling a system bus of a multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337646A JPH06187257A (ja) | 1992-12-17 | 1992-12-17 | システムバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187257A true JPH06187257A (ja) | 1994-07-08 |
Family
ID=18310622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337646A Withdrawn JPH06187257A (ja) | 1992-12-17 | 1992-12-17 | システムバス制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5500945A (ja) |
| JP (1) | JPH06187257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002514814A (ja) * | 1998-05-14 | 2002-05-21 | モトローラ・インコーポレイテッド | 複数のシステム・プロセッサ間での切換方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6208616B1 (en) | 1997-05-13 | 2001-03-27 | 3Com Corporation | System for detecting errors in a network |
| US6314525B1 (en) | 1997-05-13 | 2001-11-06 | 3Com Corporation | Means for allowing two or more network interface controller cards to appear as one card to an operating system |
| US6134678A (en) * | 1997-05-13 | 2000-10-17 | 3Com Corporation | Method of detecting network errors |
| US6052733A (en) * | 1997-05-13 | 2000-04-18 | 3Com Corporation | Method of detecting errors in a network |
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| US5146596A (en) * | 1990-01-29 | 1992-09-08 | Unisys Corporation | Multiprocessor multifunction arbitration system with two levels of bus access including priority and normal requests |
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-
1992
- 1992-12-17 JP JP4337646A patent/JPH06187257A/ja not_active Withdrawn
-
1995
- 1995-07-31 US US08/512,440 patent/US5500945A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002514814A (ja) * | 1998-05-14 | 2002-05-21 | モトローラ・インコーポレイテッド | 複数のシステム・プロセッサ間での切換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5500945A (en) | 1996-03-19 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |
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| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050225 |