JPH0981465A

JPH0981465A - 主記憶制御装置

Info

Publication number: JPH0981465A
Application number: JP7232398A
Authority: JP
Inventors: Kazuya Hayashi; 和也林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-09-11
Filing date: 1995-09-11
Publication date: 1997-03-28

Abstract

(57)【要約】【目的】信頼性が高く、かつ高速動作が可能な記憶制
御装置を実現する。【構成】複数の記憶モジュール１１、１２、１３が備
えられＭＰＵ１がアクセスしている記憶モジュール以外
の記憶モジュールのデータをＥＣＣ回路６がエラー検出
訂正するようにメモリチェックコントローラ４及びバス
スイッチコントローラ５により第１及び第２バススイッ
チの動作が制御される。ＭＰＵ１がアクセスしている記
憶モジュールのデータにパリティエラーが発生するとＭ
ＰＵ１の動作はＷＡＩＴ状態となる。コントローラ４は
エラーチェック中の記憶モジュールからのデータをレジ
スタに退避させ、上記パリティエラーが発生したデータ
の訂正を実行し訂正したデータをＭＰＵ１に出力すると
ともに記憶モジュールに記憶させる。その後、コントロ
ーラ４は上記レジスタに退避させたデータを復帰させ、
エラーチェックを中断した記憶モジュールのエラーチェ
ックを再開する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＰＵと主記憶装置と
の間のデータ転送において、パリティチェックやＥＣＣ
によりデータの信頼性を高めるための主記憶制御装置に
関する。

【０００２】

【従来の技術】コンピュータシステムは、情報処理量の
大規模化、サービス形態のオンライン・リアルタイム処
理への発展に伴って、ますます高信頼度と高速化が要求
される。このためにはデータの記憶動作や入出力動作が
高速であり、かつ高信頼性を有する記憶制御装置が必要
となる。

【０００３】ＭＰＵと主記憶装置との間のデータ転送に
おけるエラービットの検出にはパリティチェックが一般
的であり、検出・訂正にはＥＣＣチェックが一般的であ
る。つまり、図５に示すように、ＭＰＵ２６から読み出
し要求されたデータは、記憶モジュール２０から読み出
され、ＥＣＣ回路２８によりエラー検出訂正された後、
ＭＰＵ２６に供給される。

【０００４】また、特開昭６２−２４２２５８号公報や
特開昭５５−７７０９７号公報には、図６に示すよう
に、誤り検出・訂正ビットとパリティビットが共存する
記憶モジュール２０を用い、パリティチェック回路２７
により、パリティエラーが発生したことが検出された時
のみ、誤り検出・訂正回路２８でデータの訂正を行い、
訂正されたデータがＭＰＵ２６に供給される。これによ
り、高信頼性と部分書き込み時における高速動作とが同
時に実現されている。

【０００５】

【発明が解決しようとする課題】ところで、誤り検出・
訂正回路には様々な方式があるが、主記憶装置ではデー
タの信頼性が要求されることから１ビットエラー訂正・
２ビットエラー検出コードが用いられることが多い。し
かし、この誤り検出・訂正コードを用いても誤りの検出
・訂正を行う時間が必要であり、記憶装置のデータ読み
とり等を高速化する上で大きな障害となってくる。

【０００６】これに対して、パリティチェックによって
誤り検出する方式は、通常動作時のアクセスタイムの高
速化は図れるが、誤り検出しか行わないからパリティエ
ラーが生じただけでシステムダウンとなってしまう恐れ
があり、信頼性の高い主記憶装置を実現することはでき
ない。これは、パリティエラーが検出されると、誤り検
出あるいは内容の報告と記憶保持を行い、以降の動作が
いったん打ち切られるからである。

【０００７】また、図６に示した従来例においては、Ｍ
ＰＵがアクセスするデータしか誤りデータの訂正を行わ
ない。このため、アクセスされないデータに誤りが発生
した場合、この誤りの数が少ない状態で、アクセスされ
れば、エラー検出訂正が可能である。しかし、アクセス
されない期間が長くなると、さらにエラーデータが発生
して、エラーの数が多くなる可能性がある。エラーデー
タの数が多くなると、データのエラー訂正ができなくな
る可能性が高くなり、システムの信頼性を低下させてし
まう。

【０００８】本発明の目的は、上記のような従来技術の
欠点を解消し、信頼性が高く、かつ高速動作が可能な記
憶制御装置を実現することである。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するため、次のように構成される。主記憶制御装置に
おいて、データと誤り検出・訂正ビットとパリティビッ
トが記憶される複数の主記憶モジュールと、主記憶モジ
ュールから読み出した情報を処理するメインプロセッサ
と、主記憶モジュールから読み出した情報のパリティチ
ェックを行うパリティチェック手段と、主記憶モジュー
ルから読み出した情報のエラー検出訂正を行うエラー検
出訂正手段と、複数の主記憶モジュールのいずれかをメ
インプロセッサかエラー検出訂正手段かに接続するバス
スイッチと、エラー検出訂正手段に、複数の主記憶手段
のうちのいずれの記憶モジュールの情報をエラー検出訂
正するかを制御するメモリチェックコントローラと、メ
インプロセッサからのアクセス要求と、メモリチェック
コントローラからの情報読み出し要求に応じて、メイン
プロセッサに接続する記憶モジュールと、メモリチェッ
クコントローラに接続する主記憶モジュールとが異なる
ように、バススイッチの動作を制御するバススイッチコ
ントローラと、を備える。

【００１０】好ましくは、上記主記憶制御装置におい
て、メインプロセッサは、主記憶モジュールから読み出
した情報に、パリティエラーが存在することをパリティ
チェック手段により検出されたときには、情報処理動作
を中断し、メモリチェックコントローラは、エラー検出
訂正動作中の主記憶モジュールからの情報読み出しを停
止し、パリティエラーが発生した情報のエラー検出訂正
を実行して、訂正した情報メインプロセッサに供給する
とともに、パリティエラーが発生した主記憶モジュール
に訂正した情報を格納し、情報読み出しを停止した主記
憶モジュールからの情報読み出しを再開する。

【００１１】また、好ましくは、上記主記憶制御装置に
おいて、メモリチェックコントローラは、エラーカウン
タを有し、複数の主記憶モジュール毎にパリティエラー
の発生回数をカウントし、このカウント数が所定の数以
上となった記憶モジュールを示す指令信号をメインプロ
セッサ及びバススイッチコントローラに、供給し、バス
スイッチコントローラは、メモリチェックコントローラ
からの指令信号に従って、カウント数が所定の数以上と
なった記憶モジュールを選択することを停止する。

【００１２】また、好ましくは、上記主記憶制御装置に
おいて、カウント数が所定の数以上となった記憶モジュ
ールが新たな記憶モジュールに交換されたか否かを判断
する交換判断部を、さらに備え、この交換判断部は、記
憶モジュールが交換されたことをバススイッチコントロ
ーラに伝達する。

【００１３】

【作用】誤り検出・訂正ビットとパリティビットがデー
タと共存する主記憶モジュールを複数個用いた主記憶制
御装置であり、ＭＰＵ（メインプロセッサ）の主記憶ア
クセスに並行して誤り検出・訂正回路を動作させるよう
にした記憶装置である。

【００１４】メモリチェックコントローラは、ＭＰＵの
記憶モジュールからの情報読み出しに並行して、常時、
複数の記憶モジュールの情報を順次読み出していき、誤
り検出・訂正を実行していく。常時記憶モジュールをチ
ェックすることにより１ビットエラーの存在期間の最大
値が限定され、２ビット以上のエラーになる確率を減ら
すことが可能となりシステムの信頼性を向上することが
可能となる。記憶モジュールは、それぞれ独立したバス
を持っていため、ＭＰＵからのアクセスとメモリチェッ
クコントローラからのアクセスに対して、同一記憶モジ
ュールにアクセスした場合を除いて並行して動作可能で
あり、高信頼性でかつ高速動作を同時に可能とすること
が可能となる。

【００１５】

【実施例】次に、添付図面を参照して本発明の実施例を
説明する。図１は本発明の第１実施例である記憶制御装
置の概略構成図である。図１において、記憶制御装置
は、ＭＰＵ（メインプロセッサ）１と、アドレスラッチ
回路２と、パリティチェック回路３と、メモリチェック
コントローラ４と、バススイッチコントローラ５と、Ｅ
ＣＣ（エラー検出訂正）回路６と、第１バススイッチ８
と、第２バススイッチ９と、記憶モジュールＡ１１と、
記憶モジュールＢ１２と、記憶モジュールＣ１３とを備
えている。

【００１６】記憶モジュール１１、１２、１３において
は、誤り検出・訂正ビットとパリティビットとがデータ
と共存しており、データの書き込みや読み出しの際に誤
り検出・訂正ビットとパリティビットとデータとを同時
に出力する。

【００１７】また、アドレスラッチ回路２は、ＭＰＵ１
が記憶モジュール１１、１２又は１３にアクセスする度
に、アドレスバス２３を介して、そのアクセスするアド
レスをラッチし、エラー訂正終了後のデータを該当する
記憶モジュール１１、１２又は１３への書き戻しに使用
する。パリティチェック回路３は、ＭＰＵ１が、読み出
したデータのパリティチェックを行い、１ビットエラー
があった場合は、ＭＰＵ１に対してＷＡＩＴ信号２１を
発生することにより、１ビットエラーを訂正する時間を
要求する。

【００１８】メモリチェックコントローラ４は、ＥＣＣ
回路６を用い、記憶モジュールＡ１１、記憶モジュール
Ｂ１２、記憶モジュールＣ１２のアドレスが小さい方か
ら順に各モジュール内のデータをチェックして、エラー
を検出すると、そのエラーを訂正する。また、バススイ
ッチコントローラ５は、第１バススイッチ８を制御し
て、例えば、ＭＰＵ１が、記憶モジュールＡ１１にアク
セスする場合は、記憶モジュールＡ１１へのバスを接続
する。そして、記憶モジュールＢ１２にアクセスする場
合は、バススイッチコントローラ５は、記憶モジュール
Ａ１１との接続を解除した後、記憶モジュールＢ１２の
バスと接続する。

【００１９】例えば、メモリチェックコントローラ４
が、記憶モジュールＡ１１をエラーチェックし、ＭＰＵ
１が、記憶モジュールＢ１２をアクセスしている場合、
この両アクセスは独立したバスで行われているため、Ｍ
ＰＵ１の記憶モジュールアクセスにオーバーヘッドは生
じない。つまり、バススイッチコントローラ５は、ＭＰ
Ｕ１が、アクセスする記憶モジュールが、どれであるの
かを検知しうるので、第２バススイッチ９を制御して、
ＭＰＵ１がアクセスしていない記憶モジュールとＥＣＣ
回路６とを接続する。

【００２０】ＭＰＵ１が、記憶モジュールＢ１２をアク
セスして、データを読み出している時にパリティエラー
が発生した場合、パリティチェック回路３は、エラー通
知信号２２をメモリチェックコントローラ４に供給す
る。そして、メモリチェックコントローラ４は、ＥＣＣ
回路６によりエラーが発生したデータを訂正させ、訂正
したデータをＭＰＵ１がＭＰＵバス２４を介して取り込
む。この場合、ＭＰＵ１の処理は、中断されるが訂正す
べきデータは、データラッチ回路７に格納されてあり、
ＥＣＣ回路６は、このデータラッチ回路７にラッチされ
たデータを訂正すればよいので、データ訂正は記憶モジ
ュールに対するデータアクセスを伴わずに実行できる。

【００２１】図２は、図１の例の動作フローチャートで
ある。このフローチャートにおいて、ＭＰＵ１は、記憶
モジュールＢ１２にアクセスしており、メモリチェック
コントローラ４は、ＥＣＣ回路６により記憶モジュール
Ａ１１のエラーチェックを行っている場合とする。

【００２２】図２のステップ１００において、ＭＰＵ１
のデータリード要求が開始され、ステップ１０１におい
て、アドレスラッチ回路２は、ＭＰＵ１が出力したアド
レスをラッチする。そして、ステップ１０２において、
データラッチ回路７は、記憶モジュールＢ１２から読み
出されたデータをラッチする。

【００２３】次に、ステップ１０３において、パリティ
チェック回路３により読み出したデータのパリティチェ
ックを行う。そして、ステップ１０４において、エラー
の有無を調べて、エラーがない場合は、そのデータをＭ
ＰＵ１に送り処理終了となる。

【００２４】ステップ１０４において、エラーがある場
合には、ステップ１０５に進み、パリティチェック回路
３は、ＷＡＩＴ信号２１をＭＰＵ１に供給し、ステップ
２０１に進む。このステップ２０１において、エラーメ
モリチェックコントローラ４は、ＭＰＵ１側のパリティ
エラーがないかどうかをチェックする。そして、パリテ
ィエラーであれば、ステップ２１０に進み、メモリチェ
ックコントローラ４はメモリチェックコントローラ内の
レジスタを退避する。

【００２５】次に、ステップ２１１に進み、アドレスラ
ッチ回路２に格納されたアドレスを取り込む。そして、
ステップ２１２において、データラッチ回路７からデー
タを取り込み、ステップ２１３において、エラーを訂正
する。次に、ステップ２１４において、訂正したデータ
をバス２４を介してＭＰＵ１にデータを出力する。

【００２６】ここで、ステップ１０５に戻り、ＭＰＵ１
は、ＷＡＩＴ状態を解除され、次の処理へ移る。さら
に、メモリチェックコントローラ４は、ステップ２１５
において、アドレスラッチ回路２から取り込んだアドレ
スに基づいて、記憶モジュールＢに訂正データを書き戻
す動作を行う。この際、メモリチェックコントローラ４
は、バススイッチコントローラ５に指示し、接続する記
憶モジュールを記憶モジュールＢ１２につなぎ換え、訂
正データの書き戻し動作を行う。その後、接続する記憶
モジュールを記憶モジュールＡ１１に設定する。そし
て、ステップ２１６において、メモリチェックコントロ
ーラ４は、退避したレジスタを復帰させ、記憶モジュー
ルＡ１１のエラーチェックを続行する。

【００２７】さて、ステップ２０１において、パリティ
エラーでは無い場合は、ステップ２０２に進む。このス
テップ２０２において、記憶モジュールＡ１１のデータ
を読み出し、ステップ２０３において、ＥＣＣチェック
を行う。そして、ステップ２０４でＥＣＣエラーがある
か否かを判定し、ＥＣＣエラーがない場合は、ステップ
２０８に進む。

【００２８】このステップ２０８において、ＥＣＣチェ
ックを実行したデータのアドレスが、記憶モジュールＡ
１１の最終アドレスか否かをチェックし、最終アドレス
である場合は記憶モジュールＡのエラーチェックを終了
し記憶モジュールＢのエラーチェックにはいる。最終ア
ドレスでない場合は、ステップ２０９に進み、アドレス
をインクリメントして、ステップ２０１に戻り、再び記
憶モジュールＡのエラーチェックを行う。

【００２９】ステップ２０４において、ＥＣＣエラーが
あった場合は、ステップ２０５に進み、エラーカウント
をアップし、ステップ２０６において、データを訂正す
る。そして、ステップ２０７において、訂正したデータ
を記憶モジュールＡ１１に書き戻す。続いて、ステップ
２０８に進み、以降、上述と同様な動作を実行する。

【００３０】以上のように、本発明の第１実施例によれ
ば、複数の記憶モジュール１１、１２、１３が備えら
れ、ＭＰＵ１がアクセスしている記憶モジュール以外の
記憶モジュールのデータが、エラー検出訂正されるよう
に、メモリチェックコントローラ４により制御され、Ｍ
ＰＵ１のデータ処理と並行してＥＣＣ動作が実行され
る。したがって、発生するエラーの数がエラー訂正不可
能となるまで増加することが抑制され、信頼性が高く、
かつ高速動作が可能な記憶制御装置を実現することがで
きる。

【００３１】図３は、本発明の第２実施例における動作
フローチャートである。この第２実施例においては、装
置構成は、図１の例と同等となる。また、図３の例と図
２の例との共通するステップは、同一番号が付されてい
る。そいて、図３の例と図２の例とのことなるところ
は、図３の例においては、図２の例のステップ２０１と
２１０との間に、ステップ２０１Ａ〜２０１Ｃが加入さ
れ、ステップ２１６以降にステップ２１６Ａ及び２１６
Ｂが加入されているところである。

【００３２】この第２実施例において、メモリチェック
コントローラ４は、内部に記憶モジュール１１、１２、
１３毎の１ビットエラー発生におけるエラーカウンター
を持っている。そして、規定回数以上のエラーが発生し
た場合は、バススイッチコントローラ５を介してＭＰＵ
１に報告する。そして、規定回数以上のエラーが発生し
た記憶モジュールのバスへの接続は禁止され、予備の記
憶モジュールへの接続に切り替えられる。

【００３３】つまり、図３のステップ２０１において、
パリティエラーと判断された場合には、ステップ２０１
Ａに進み、メモリチェックコントローラ４は、記憶モジ
ュール毎に、パリティエラーが発生した回数をカウント
アップする。次に、ステップ２０１Ｂにおいて、カウン
トアップしたエラーカウント数が、予め定められた規定
回数に達したか否かをメモリチェックコントローラ４が
判断する。規定回数に達していれば、ステップ２０１Ｃ
に進み、該当する記憶モジュールに対するエラーフラグ
を“１”に設定する。続いて、処理は、ステップ２１０
に進む。ステップ２０１Ｂにおいて、エラーカウント数
が規定数に達していない場合には、ステップ２１０に進
む。以降、上述したステップ２１０〜２１６が実行され
る。

【００３４】そして、ステップ２１６からステップ２１
６Ａに進み、エラーフラグが“１”か否かをバススイッ
チコントローラ５が判断する。エラーフラグが“１”で
あれば、ステップ２１６Ｂに進み、該当する記憶モジュ
ールにおいて規定回数以上パリティエラーが発生したこ
とをＭＰＵ１に通知する。続いて、ステップ２０１に戻
る。ステップ２１６Ａにおいて、エラーフラグが“１”
でなければ、ステップ２１６Ｂを介することなく、ステ
ップ２０１に戻る。

【００３５】以上のように、本発明の第２実施例におい
ても、第１実施例と同様な効果を得ることができる他、
パリティエラーの発生回数をカウントし、パリティエラ
ーの発生回数が規定数以上となった記憶モジュールをＭ
ＰＵ１に通知するように構成したので、ＭＰＵ１はその
ことを認識して、他の記憶モジュールのみをアクセスす
る等の処置を実行することができ、データ処理の確実性
を向上することができる。

【００３６】図４は本発明の第３実施例の概略構成図で
あり、図１の例と同等な部分には、同一の符号が付して
ある。この図４の例においては、図１の例に交換判断部
２５が追加されている。この図４の例は、図３の例と同
様に、パリティエラーの発生回数が規定数に達したか否
かを判定する。そして、パリティエラーの発生回数が規
定数に達した記憶モジュールが、新たな記憶モジュール
に交換されたか否かを判断し、交換された場合には、そ
れをバススイッチコントローラ５を介してＭＰＵ１に通
知する構成となっている。

【００３７】つまり、図４において、記憶モジュール１
１、１２、１３のうちのいずれか１つが予備の記憶モジ
ュールとして備えられている。ここでは、記憶モジュー
ルＣ１３が予備の記憶モジュールとする。メモリチェッ
クコントローラ４による記憶モジュールＡ１１又は記憶
モジュールＢ１２の診断において、１ビットエラーがメ
モリチェックコントローラ４の内部に持つカウンターに
よる規定回数以上発生した場合は、メモリチェックコン
トローラ４は記憶モジュールＡ１１又は記憶モジュール
Ｂ１２の信頼性が低いと判断し、ＭＰＵ１に対して割込
報告を行い、ＭＰＵ１は割込処理サイクルの中で記憶モ
ジュールＡ１１内のデータを予備の記憶モジュールＣ１
３へ転送する。

【００３８】そして、その後にＭＰＵ１が記憶モジュー
ルＡ１１に割り付けられていたアドレスでアクセスをし
ようとすると、バススイッチコントローラ５により物理
的なバスの接続をＭＰＵ１と記憶モジュールＡ１１では
なく、ＭＰＵ１と記憶モジュールＣ１３とが接続され、
データの転送が開始される。これにより、規定回数以上
のエラーが発生した記憶モジュールはこのシステムから
切り放される。

【００３９】この場合、各記憶モジュールには、交換フ
ラグの格納領域が備えられており、パリティエラーの発
生回数が規定数未満のときには、交換フラグは“０”に
設定されている。そして、パリティエラーの発生回数が
規定数以上となると、交換判断部２５により、その記憶
モジュールの交換フラグが“１”に設定される。

【００４０】交換判断部２５は、パリティエラーの発生
回数が規定数以上となった記憶モジュールに対して、交
換フラグをチェックする。この交換フラグが“０”であ
れば、つまり、記憶モジュールが新しい記憶モジュール
と交換された場合には、これを交換判断部２５が検知
し、バススイッチコントローラ５を介してＭＰＵ１に通
知する。これにより、ＭＰＵ１及びバススイッチコント
ローラ５は、記憶モジュールＡ１１が交換されたことを
認識し、交換された記憶モジュールの使用を開始する。
この交換された新たな記憶モジュールに対しては、メモ
リチェックコントローラ４内部のエラーカウント値は、
“０”に戻されている。

【００４１】以上のように、本発明の第３実施例によれ
ば、第２実施例と同様な効果を得ることができる。さら
に、この第３実施例によれば、新たな記憶モジュールに
交換したことを自動的に判断し、記憶モジュールが健全
な場合の動作に自動的に復帰することができる。

【００４２】

【発明の効果】本発明は、以上説明したように構成され
ているので、次のような効果がある。複数の記憶モジュ
ール備えられ、ＭＰＵがアクセスしている記憶モジュー
ル以外の記憶モジュールのデータが、エラー検出訂正さ
れるように、メモリチェックコントローラにより制御さ
れ、ＭＰＵのデータ処理と並行してＥＣＣ動作が実行さ
れる。したがって、発生するエラーの数がエラー訂正不
可能となるまで増加することが抑制され、信頼性が高
く、かつ高速動作が可能な記憶制御装置を実現すること
ができる。

【００４３】また、パリティエラーの発生回数をカウン
トし、パリティエラーの発生回数が規定数以上となった
記憶モジュールをＭＰＵに通知するように構成すれば、
ＭＰＵはそのことを認識して、他の記憶モジュールのみ
をアクセスする等の処置を実行することができ、データ
処理の確実性を向上することができる。

【００４４】また、新たな記憶モジュールに交換したこ
とを自動的に判断し、バススイッチコントローラに伝達
する交換判断部を備えるように構成すれば、記憶モジュ
ールの交換に伴って、記憶モジュールが健全な場合の動
作に自動的に復帰することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例の概略構成図である。

【図２】図１の例の動作フロチャートである。

【図３】本発明の第２実施例の動作フローチャートであ
る。

【図４】本発明の第３実施例の概略構成図である。

【図５】従来における記憶制御装置の一例を示す図であ
る。

【図６】従来における記憶制御装置の他の例を示す図で
ある。

【符号の説明】

１ＭＰＵ２アドレスラッチ回路３パリティチェック回路４メモリチェックコントローラ５バススイッチコントローラ６ＥＣＣ回路７データラッチ回路８第１バススイッチ９第２バススイッチ１１記憶モジュールＡ１２記憶モジュールＢ１３記憶モジュールＣ２１ＷＡＩＴ信号２２エラー通知信号２３アドレスバス２４ＭＰＵデータバス２５交換判断部

Claims

【特許請求の範囲】

【請求項１】データと誤り検出・訂正ビットとパリテ
ィビットが記憶される複数の主記憶モジュールと、上記主記憶モジュールから読み出した情報を処理するメ
インプロセッサと、上記主記憶モジュールから読み出した情報のパリティチ
ェックを行うパリティチェック手段と、上記主記憶モジュールから読み出した情報のエラー検出
訂正を行うエラー検出訂正手段と、上記複数の主記憶モジュールのいずれかをメインプロセ
ッサかエラー検出訂正手段かに接続するバススイッチ
と、エラー検出訂正手段に、複数の主記憶手段のうちのいず
れの記憶モジュールの情報をエラー検出訂正するかを制
御するメモリチェックコントローラと、上記メインプロセッサからのアクセス要求と、メモリチ
ェックコントローラからの情報読み出し要求に応じて、
メインプロセッサに接続する記憶モジュールと、メモリ
チェックコントローラに接続する主記憶モジュールとが
異なるように、バススイッチの動作を制御するバススイ
ッチコントローラと、を備えることを特徴とする主記憶制御装置。
【請求項２】請求項１記載の主記憶制御装置におい
て、メインプロセッサは、主記憶モジュールから読み出
した情報に、パリティエラーが存在することをパリティ
チェック手段により検出されたときには、情報処理動作
を中断し、メモリチェックコントローラは、エラー検出
訂正動作中の主記憶モジュールからの情報読み出しを停
止し、上記パリティエラーが発生した情報のエラー検出
訂正を実行して、訂正した情報メインプロセッサに供給
するとともに、パリティエラーが発生した主記憶モジュ
ールに訂正した情報を格納し、上記情報読み出しを停止
した主記憶モジュールからの情報読み出しを再開するこ
とを特徴とする主記憶制御装置。
【請求項３】請求項１記載の主記憶制御装置におい
て、上記メモリチェックコントローラは、エラーカウン
タを有し、上記複数の主記憶モジュール毎にパリティエ
ラーの発生回数をカウントし、このカウント数が所定の
数以上となった記憶モジュールを示す指令信号をメイン
プロセッサ及びバススイッチコントローラに、供給し、
バススイッチコントローラは、メモリチェックコントロ
ーラからの指令信号に従って、上記カウント数が所定の
数以上となった記憶モジュールを選択することを停止す
ることを特徴とする主記憶制御装置。
【請求項４】請求項３記載の主記憶制御装置におい
て、上記カウント数が所定の数以上となった記憶モジュ
ールが新たな記憶モジュールに交換されたか否かを判断
する交換判断部を、さらに備え、この交換判断部は、記
憶モジュールが交換されたことをバススイッチコントロ
ーラに伝達することを特徴とする主記憶制御装置。