JPH06187467A - マイクロコントローラのためのシリアル入力／出力ポート - Google Patents
マイクロコントローラのためのシリアル入力／出力ポートInfo
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- JPH06187467A JPH06187467A JP5174096A JP17409693A JPH06187467A JP H06187467 A JPH06187467 A JP H06187467A JP 5174096 A JP5174096 A JP 5174096A JP 17409693 A JP17409693 A JP 17409693A JP H06187467 A JPH06187467 A JP H06187467A
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- output port
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- data bits
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 内部クロックを開始かつ停止するためのシリ
アル通信ポート構造を提供することである。 【構成】 シリアル入力／出力ポートは外部装置に送ら
れるべき選択された数のデータビットを決定する部分
と、この決定された選択数のデータビットを送るのにち
ょうど十分なクロックパルスを発生する部分（６）と、
この決定された選択数のデータビットを送るためのクロ
ックパルスの発生を開始する部分と、この決定された選
択数のデータビットを送るのにちょうど十分なクロック
パルスが発生したら直ちにクロックパルスの発生を停止
する部分とを含む。
アル通信ポート構造を提供することである。 【構成】 シリアル入力／出力ポートは外部装置に送ら
れるべき選択された数のデータビットを決定する部分
と、この決定された選択数のデータビットを送るのにち
ょうど十分なクロックパルスを発生する部分（６）と、
この決定された選択数のデータビットを送るためのクロ
ックパルスの発生を開始する部分と、この決定された選
択数のデータビットを送るのにちょうど十分なクロック
パルスが発生したら直ちにクロックパルスの発生を停止
する部分とを含む。
Description
【０００１】
【０００２】
【発明の分野】この発明はマイクロコントローラと他の
装置との間の通信のためのシステムに関し、かつより詳
細にはオンチップのマイクロコントローラと外部装置と
の間の通信のための直列インタフェースを実現するシス
テムに関する。
装置との間の通信のためのシステムに関し、かつより詳
細にはオンチップのマイクロコントローラと外部装置と
の間の通信のための直列インタフェースを実現するシス
テムに関する。
【０００３】
【関連技術の説明】直列および並列インタフェースの双
方が当業者にとり周知である。直列インタフェースは連
続する部分に、同じ設備を利用して、たとえば文字のビ
ット、ワードの文字等の個々の部分を全体として時間系
列的に処理することを含む。一方並列インタフェースは
様々な部分に対して別個の設備を使用して、全体の個々
の部分を同時に処理することを含む。
方が当業者にとり周知である。直列インタフェースは連
続する部分に、同じ設備を利用して、たとえば文字のビ
ット、ワードの文字等の個々の部分を全体として時間系
列的に処理することを含む。一方並列インタフェースは
様々な部分に対して別個の設備を使用して、全体の個々
の部分を同時に処理することを含む。
【０００４】本願発明はたとえば直列電気的消去可能／
書込可能リードオンリメモリ（ＥＥＰＲＯＭ）等の多数
の工業規格の外部装置に対するオンチップマイクロコン
トローラからの通話（talk）を可能にするもののような
直列インタフェースに関する。伝統的には、こういった
インタフェースはマイクロコントローラのポートを制御
するのにかなりの部分をソフトウエアに頼って形成され
てきた。専用ハードウエアで直列インタフェースを製作
することも努力されたが、これらの努力によってもソフ
トウエア集中型直列インタフェースに代わる、単純で、
低コストでかつ柔軟性に富むものは生まれていない。
書込可能リードオンリメモリ（ＥＥＰＲＯＭ）等の多数
の工業規格の外部装置に対するオンチップマイクロコン
トローラからの通話（talk）を可能にするもののような
直列インタフェースに関する。伝統的には、こういった
インタフェースはマイクロコントローラのポートを制御
するのにかなりの部分をソフトウエアに頼って形成され
てきた。専用ハードウエアで直列インタフェースを製作
することも努力されたが、これらの努力によってもソフ
トウエア集中型直列インタフェースに代わる、単純で、
低コストでかつ柔軟性に富むものは生まれていない。
【０００５】上記に基づき、そのインタフェースが基本
的にハードウエアで製作されかつオンチップマイクロコ
ントローラと受信側外部装置との間のシリアルな通信を
可能にする、集積回路（ＩＣ）のための、簡単で、低コ
ストで、かつ柔軟性に富むインタフェースモジュールが
開発されていないことが先行技術の欠点および欠陥であ
ることは明白である。
的にハードウエアで製作されかつオンチップマイクロコ
ントローラと受信側外部装置との間のシリアルな通信を
可能にする、集積回路（ＩＣ）のための、簡単で、低コ
ストで、かつ柔軟性に富むインタフェースモジュールが
開発されていないことが先行技術の欠点および欠陥であ
ることは明白である。
【０００６】
【発明の概要】上に述べた先行技術の欠点および欠陥を
克服するために、本願発明は内部クロックを開始かつ停
止するためのシリアル通信ポート構造を含むシリアル通
信システムを提供する。この内部クロックは、動作にお
いて、このシリアル通信ポートが組込まれるシステム外
部の装置に伝送されるべきクロック出力信号を発生する
べく設計されている。クロック出力信号と予め定められ
た長さのデータ出力信号をＡＮＤすることにより、シリ
アル通信ポートは外部装置により検知される時間の経過
を効果的に制御することが可能である。
克服するために、本願発明は内部クロックを開始かつ停
止するためのシリアル通信ポート構造を含むシリアル通
信システムを提供する。この内部クロックは、動作にお
いて、このシリアル通信ポートが組込まれるシステム外
部の装置に伝送されるべきクロック出力信号を発生する
べく設計されている。クロック出力信号と予め定められ
た長さのデータ出力信号をＡＮＤすることにより、シリ
アル通信ポートは外部装置により検知される時間の経過
を効果的に制御することが可能である。
【０００７】したがって、本願発明はそのシリアル入力
／出力ポートが外部装置に対しデータおよびクロック信
号を送るべく動作可能なマイクロコントローラのための
シリアル入力／出力ポートを提供するものとして理解さ
れ得る。本願発明により提供されるシリアル入力／出力
ポートは外部装置に送るデータビットの選択数を決定す
るための手段と、決定された選択数のデータビットを送
るのにちょうど十分なクロックパルスを発生するための
手段と、決定された選択数のデータビットを送るための
クロックパルスの発生を開始するための手段と、決定さ
れた選択数のデータビットを送るのにちょうど十分なク
ロックパルスが発生されると直ちにクロックパルスの発
生を停止するための手段とを備える。
／出力ポートが外部装置に対しデータおよびクロック信
号を送るべく動作可能なマイクロコントローラのための
シリアル入力／出力ポートを提供するものとして理解さ
れ得る。本願発明により提供されるシリアル入力／出力
ポートは外部装置に送るデータビットの選択数を決定す
るための手段と、決定された選択数のデータビットを送
るのにちょうど十分なクロックパルスを発生するための
手段と、決定された選択数のデータビットを送るための
クロックパルスの発生を開始するための手段と、決定さ
れた選択数のデータビットを送るのにちょうど十分なク
ロックパルスが発生されると直ちにクロックパルスの発
生を停止するための手段とを備える。
【０００８】本願発明はまたマイクロコントローラのた
めのシリアル入力／出力ポートモジュールを提供し、こ
のシリアル入力／出力ポートモジュールは外部装置にデ
ータおよびクロック信号を送るべく動作可能である。本
願の教示によれば、このシリアル入力／出力ポートモジ
ュールは、内部クロックと、内部クロックを開始するた
めの手段と、クロックが動作している間予め定められた
数のデータビットを外部装置に伝送するための手段と、
予め定められた数のビットの伝送が完了すると直ちに内
部クロックを停止するための手段とを含む。
めのシリアル入力／出力ポートモジュールを提供し、こ
のシリアル入力／出力ポートモジュールは外部装置にデ
ータおよびクロック信号を送るべく動作可能である。本
願の教示によれば、このシリアル入力／出力ポートモジ
ュールは、内部クロックと、内部クロックを開始するた
めの手段と、クロックが動作している間予め定められた
数のデータビットを外部装置に伝送するための手段と、
予め定められた数のビットの伝送が完了すると直ちに内
部クロックを停止するための手段とを含む。
【０００９】さらに、本願発明はマイクロコントローラ
からのデータをシリアル入力／出力ポートを通じて外部
装置へ伝送するための方法を提供する。本願発明により
提供されるこの方法は、クロック信号と同時に予め定め
られた量のデータを外部装置に送るステップと、予め定
められた量のデータの最後のものが伝送されると直ちに
クロック信号を停止するステップとを含む。
からのデータをシリアル入力／出力ポートを通じて外部
装置へ伝送するための方法を提供する。本願発明により
提供されるこの方法は、クロック信号と同時に予め定め
られた量のデータを外部装置に送るステップと、予め定
められた量のデータの最後のものが伝送されると直ちに
クロック信号を停止するステップとを含む。
【００１０】したがって、この発明の目的は、簡単で、
低コストで、かつ柔軟性に富むシリアルインタフェース
を提供することである。
低コストで、かつ柔軟性に富むシリアルインタフェース
を提供することである。
【００１１】この発明のもう１つの目的は基本的にハー
ドウエアで構成されるＩＣのためのかつオンチップマイ
クロコントローラと受信側外部装置との間のシリアル通
信を可能にするインタフェースモジュールを提供するこ
とである。
ドウエアで構成されるＩＣのためのかつオンチップマイ
クロコントローラと受信側外部装置との間のシリアル通
信を可能にするインタフェースモジュールを提供するこ
とである。
【００１２】本願をより完全に理解するためかつ本願の
さらなる目的および利点に関して、ここで添付の図面を
参照して以下に詳細に説明する。
さらなる目的および利点に関して、ここで添付の図面を
参照して以下に詳細に説明する。
【００１３】
【発明の説明】本願発明の理解を容易にするために、本
明細書においてはマイクロコントローラシステム内のシ
ステム制御機能を達成するモジュールの形で説明するこ
とにする。コードレス電話を含む特定の応用についても
説明する。このような説明の仕方が特に有利である理由
は、記載されるような本願発明の実施例が実際に製作さ
れかつ使用されて顕著な成功を収めているからである。
しかしながら、本明細書に記載される発明はコードレス
電話の応用に限定されるものではない点に留意された
い。逆に、本願発明の実施例はシリアルインタフェース
を必要とするまたはこれを要して改善されるほとんどど
のような応用にも使用され得る。明細書中に記載する本
願発明の特定の実施例は例示目的のみのものである。
明細書においてはマイクロコントローラシステム内のシ
ステム制御機能を達成するモジュールの形で説明するこ
とにする。コードレス電話を含む特定の応用についても
説明する。このような説明の仕方が特に有利である理由
は、記載されるような本願発明の実施例が実際に製作さ
れかつ使用されて顕著な成功を収めているからである。
しかしながら、本明細書に記載される発明はコードレス
電話の応用に限定されるものではない点に留意された
い。逆に、本願発明の実施例はシリアルインタフェース
を必要とするまたはこれを要して改善されるほとんどど
のような応用にも使用され得る。明細書中に記載する本
願発明の特定の実施例は例示目的のみのものである。
【００１４】ここで図１を参照して、シリアルインタフ
ェースのブロック図を示す。この特定的シリアルインタ
フェースは、周波数合成器（たとえば富士通ＭＢ１５０
１周波数合成器）と、ＬＣＤコントローラ（たとえばＮ
ＥＣのマイクロＰＤ７２２５ＬＣＤコントローラ）と、
ＥＥＰＲＯＭ（たとえばＳ−２９１４ＡＲ／１ ＥＥＰ
ＲＯＭ）と、ＰＣＭコーデックテスト装置との通信を提
供すべく設計された４つのシリアルチャネルの組合せで
ある。図１に示されるこの発明の実施例においては、伝
送、受信、およびクロック論理の共通の組が、合成器、
ＬＣＤ、ＥＥＰＲＯＭ、およびＰＣＭインタフェースを
支持するために使用される。今後、この組合わされたハ
ードウエアのセットをシリアルＩ／ＯまたはＳＩ／Ｏイ
ンタフェースと呼ぶことにする。
ェースのブロック図を示す。この特定的シリアルインタ
フェースは、周波数合成器（たとえば富士通ＭＢ１５０
１周波数合成器）と、ＬＣＤコントローラ（たとえばＮ
ＥＣのマイクロＰＤ７２２５ＬＣＤコントローラ）と、
ＥＥＰＲＯＭ（たとえばＳ−２９１４ＡＲ／１ ＥＥＰ
ＲＯＭ）と、ＰＣＭコーデックテスト装置との通信を提
供すべく設計された４つのシリアルチャネルの組合せで
ある。図１に示されるこの発明の実施例においては、伝
送、受信、およびクロック論理の共通の組が、合成器、
ＬＣＤ、ＥＥＰＲＯＭ、およびＰＣＭインタフェースを
支持するために使用される。今後、この組合わされたハ
ードウエアのセットをシリアルＩ／ＯまたはＳＩ／Ｏイ
ンタフェースと呼ぶことにする。
【００１５】課せられる様々な要件を実現するために使
用されるＳＩ／Ｏハードウエアを説明する前に、ＳＩ／
Ｏインタフェースが通信する必要のある様々な外部の装
置によりこのインタフェースに課せられる動作的要件に
ついて説明することにする。これらの動作的要件は合成
器インタフェース、ＬＣＤインタフェース、ＥＥＰＲＯ
Ｍインタフェース、およびＰＣＭテストポートインタフ
ェースに基づき生じるものである。各インタフェースに
ついてこのすぐ後に説明する。加えて、本願発明の実際
に製作されかつ使用される実施例のための例外的条件お
よびテストケースについても説明する。
用されるＳＩ／Ｏハードウエアを説明する前に、ＳＩ／
Ｏインタフェースが通信する必要のある様々な外部の装
置によりこのインタフェースに課せられる動作的要件に
ついて説明することにする。これらの動作的要件は合成
器インタフェース、ＬＣＤインタフェース、ＥＥＰＲＯ
Ｍインタフェース、およびＰＣＭテストポートインタフ
ェースに基づき生じるものである。各インタフェースに
ついてこのすぐ後に説明する。加えて、本願発明の実際
に製作されかつ使用される実施例のための例外的条件お
よびテストケースについても説明する。
【００１６】合成器インタフェースについては、ＩＣと
合成器チップとの間の通信がＩＣから合成器への単向性
である点を理解されたい。３つのインタフェース信号、
すなわちＴｘデータ、シフトクロック、および合成器ラ
ッチが必要である。Ｔｘデータ信号はシリアルデータ出
力のためのものである。実際の動作においては、クロッ
クの立下がり端縁で、データはＭＳＢを初めに伝送され
る。シフトクロック信号に関しては、５０％のデューテ
ィサイクルのクロックが使用され得る。これによりたと
えば２８８ｋｂｐｓ、１４４ｋｂｐｓ、７２ｋｂｐｓ、
および３６ｋｂｐｓ等のスピードがプログラム可能とな
る。実際の動作においては、クロックはデータが送られ
ているときだけにゲートオンされ、かつモジュールが可
能化されている他の時間にはハイに保持される。合成器
ラッチ信号に関しては、最後のビットが送られた後に専
用ピン上に「ラッチ」パルスが送られる。本願発明の実
際に製作された実施例では、この機能は汎用並列ポート
ピンで支持される。
合成器チップとの間の通信がＩＣから合成器への単向性
である点を理解されたい。３つのインタフェース信号、
すなわちＴｘデータ、シフトクロック、および合成器ラ
ッチが必要である。Ｔｘデータ信号はシリアルデータ出
力のためのものである。実際の動作においては、クロッ
クの立下がり端縁で、データはＭＳＢを初めに伝送され
る。シフトクロック信号に関しては、５０％のデューテ
ィサイクルのクロックが使用され得る。これによりたと
えば２８８ｋｂｐｓ、１４４ｋｂｐｓ、７２ｋｂｐｓ、
および３６ｋｂｐｓ等のスピードがプログラム可能とな
る。実際の動作においては、クロックはデータが送られ
ているときだけにゲートオンされ、かつモジュールが可
能化されている他の時間にはハイに保持される。合成器
ラッチ信号に関しては、最後のビットが送られた後に専
用ピン上に「ラッチ」パルスが送られる。本願発明の実
際に製作された実施例では、この機能は汎用並列ポート
ピンで支持される。
【００１７】ＬＣＤインタフェースに関しては、オンチ
ップマイクロコントローラとＬＣＤコントローラＩＣと
の間の通信のためにシリアルインタフェースが設けられ
る。合成器インタフェースと同様、このインタフェース
もＩＣからＬＣＤコントローラへの単向性である。この
インタフェースを通じて５つのインタフェース信号が支
持される。Ｔｘデータ信号はＭＳＢを最初に８ビットの
ワードで出力されるシリアルデータを伝送するために使
用される。他の４つの信号はシフトクロック、チップセ
レクト、コマンド／データ、およびビジー信号である。
シフトクロック信号に関しては、本願発明の実際に製作
された実施例においては、データは（１マイクロ秒のセ
ットアップおよび保持時間で、立上がり端縁でＬＣＤコ
ントローラ内へ受信される）５０％のデューティサイク
ルクロックの立下がり端縁に同期して伝送される。クロ
ック速度はプログラム可能で、２８８ｋｂｐｓ、１４４
ｋｂｐｓ、７２ｋｂｐｓ、および３６ｋｂｐｓが選択可
能である。クロックはデータが送られているときにのみ
ゲートオンされ、８つのサイクルが送られたデータの各
バイト毎に出力される。クロックはデータが送られてい
ない際にはハイに保持される。チップセレクトピンはソ
フトウエア制御のポートピンである。このピン上のアク
ティブローの出力は、Ｔｘデータ出力ピン上のデータが
ＬＣＤコントローラのために意図されるものであること
を示す。コマンド／データおよびビジーピンもまたソフ
トウエア制御である。コマンド／データピンはＬＣＤコ
ントローラへのアドレス線を提供する。ビジーピンはＬ
ＣＤコントローラが次のデータバイトを受信すべく自由
であることを示すビジーストローブを発生するＬＣＤコ
ントローラに関連して使用される。
ップマイクロコントローラとＬＣＤコントローラＩＣと
の間の通信のためにシリアルインタフェースが設けられ
る。合成器インタフェースと同様、このインタフェース
もＩＣからＬＣＤコントローラへの単向性である。この
インタフェースを通じて５つのインタフェース信号が支
持される。Ｔｘデータ信号はＭＳＢを最初に８ビットの
ワードで出力されるシリアルデータを伝送するために使
用される。他の４つの信号はシフトクロック、チップセ
レクト、コマンド／データ、およびビジー信号である。
シフトクロック信号に関しては、本願発明の実際に製作
された実施例においては、データは（１マイクロ秒のセ
ットアップおよび保持時間で、立上がり端縁でＬＣＤコ
ントローラ内へ受信される）５０％のデューティサイク
ルクロックの立下がり端縁に同期して伝送される。クロ
ック速度はプログラム可能で、２８８ｋｂｐｓ、１４４
ｋｂｐｓ、７２ｋｂｐｓ、および３６ｋｂｐｓが選択可
能である。クロックはデータが送られているときにのみ
ゲートオンされ、８つのサイクルが送られたデータの各
バイト毎に出力される。クロックはデータが送られてい
ない際にはハイに保持される。チップセレクトピンはソ
フトウエア制御のポートピンである。このピン上のアク
ティブローの出力は、Ｔｘデータ出力ピン上のデータが
ＬＣＤコントローラのために意図されるものであること
を示す。コマンド／データおよびビジーピンもまたソフ
トウエア制御である。コマンド／データピンはＬＣＤコ
ントローラへのアドレス線を提供する。ビジーピンはＬ
ＣＤコントローラが次のデータバイトを受信すべく自由
であることを示すビジーストローブを発生するＬＣＤコ
ントローラに関連して使用される。
【００１８】本願発明の実際に製作された実施例におけ
るＥＥＰＲＯＭインタフェースは双方向性であり、かつ
ナショナル（National）、ジェネラルインストロメンツ
（General Instrments）、およびＥｘｅｌのインタフェ
ースを支持する８および１６ビットの装置と互換性があ
る。加えて、クロックの立下がり端縁上にデータを出力
する装置のための支持が設けられる。こうして、広範囲
な装置との互換性のために、このポートは立上がりまた
は立下がり端縁上のデータを受信するべくプログラムさ
れ得る。４つのインタフェースピン、すなわちＴｘデー
タ、Ｒｘデータ、シフトクロック、およびチップセレク
トが支持される。Ｔｘデータピンはシリアルデータ出力
のためのものである。この発明の実際に製作された実施
例においては、データは、クロックの立下がり端縁でＭ
ＳＢを初めに伝送される。ワード長さは５から２８ビッ
トである。８ビットより長いワードに関しては１つまた
は２つ以上の増分で伝送することが可能である。たとえ
ば、１１ビットのワードは３ビットに伴われた１バイト
として、７ビットと４ビットのワードとして、または１
１個の１ビットのワードとしてでさえ伝送することが可
能である。Ｒｘデータピンはシリアルデータ入力のもの
であり、本明細書に記載されるシステムにおいては、Ｍ
ＳＢを最初とする８または１６ビットのワードである。
データがクロックの立上がり端縁で受信されると、最後
の伝送ビット時間の終わりの後、すなわち最後のビット
を出力する立下がり端縁から１．５サイクル後に第１の
データビットが受信される。データは立下がり端縁で受
信されると、第１のデータビットが最後に伝送されたビ
ットを出力する立下がり端縁後の第２の端縁上で受信さ
れる。この場合、「ダミー」ビットは受信されない。本
願発明の実際に製作された実施例におけるシフトクロッ
クピンに関しては、データは５０％デューティサイクル
クロックの立下がり端縁に同期して伝送される。複数の
バイトワードが伝送される場合には、クロック出力は同
じワードの各部の伝送の間ハイに保持される。データは
この同じクロックの立上がりまたは立下がり端縁のいず
れか上でＥＥＰＲＯＭから受信される。クロック速度は
プログラムが可能であり、２８８ｋｂｐｓ、１４４ｋｂ
ｐｓ、７２ｋｂｐｓ、および３６ｋｂｐｓが可能な選択
肢である。書込動作については、クロックは、データが
伝送されているときにのみ活性状態である。停止される
際にはハイに保持される。読出動作については、クロッ
クは８または１６ビットが以下に詳細に説明するＳＩ／
Ｏモードレジスタにおいて指定されるとおりに受信され
るまでシーケンスの伝送された部分の後継続する。チッ
プセレクトピンはソフトウエア制御のポートピンであ
り、アクティブローの出力が、ＥＥＰＲＯＭがアクセス
されていることを示す。
るＥＥＰＲＯＭインタフェースは双方向性であり、かつ
ナショナル（National）、ジェネラルインストロメンツ
（General Instrments）、およびＥｘｅｌのインタフェ
ースを支持する８および１６ビットの装置と互換性があ
る。加えて、クロックの立下がり端縁上にデータを出力
する装置のための支持が設けられる。こうして、広範囲
な装置との互換性のために、このポートは立上がりまた
は立下がり端縁上のデータを受信するべくプログラムさ
れ得る。４つのインタフェースピン、すなわちＴｘデー
タ、Ｒｘデータ、シフトクロック、およびチップセレク
トが支持される。Ｔｘデータピンはシリアルデータ出力
のためのものである。この発明の実際に製作された実施
例においては、データは、クロックの立下がり端縁でＭ
ＳＢを初めに伝送される。ワード長さは５から２８ビッ
トである。８ビットより長いワードに関しては１つまた
は２つ以上の増分で伝送することが可能である。たとえ
ば、１１ビットのワードは３ビットに伴われた１バイト
として、７ビットと４ビットのワードとして、または１
１個の１ビットのワードとしてでさえ伝送することが可
能である。Ｒｘデータピンはシリアルデータ入力のもの
であり、本明細書に記載されるシステムにおいては、Ｍ
ＳＢを最初とする８または１６ビットのワードである。
データがクロックの立上がり端縁で受信されると、最後
の伝送ビット時間の終わりの後、すなわち最後のビット
を出力する立下がり端縁から１．５サイクル後に第１の
データビットが受信される。データは立下がり端縁で受
信されると、第１のデータビットが最後に伝送されたビ
ットを出力する立下がり端縁後の第２の端縁上で受信さ
れる。この場合、「ダミー」ビットは受信されない。本
願発明の実際に製作された実施例におけるシフトクロッ
クピンに関しては、データは５０％デューティサイクル
クロックの立下がり端縁に同期して伝送される。複数の
バイトワードが伝送される場合には、クロック出力は同
じワードの各部の伝送の間ハイに保持される。データは
この同じクロックの立上がりまたは立下がり端縁のいず
れか上でＥＥＰＲＯＭから受信される。クロック速度は
プログラムが可能であり、２８８ｋｂｐｓ、１４４ｋｂ
ｐｓ、７２ｋｂｐｓ、および３６ｋｂｐｓが可能な選択
肢である。書込動作については、クロックは、データが
伝送されているときにのみ活性状態である。停止される
際にはハイに保持される。読出動作については、クロッ
クは８または１６ビットが以下に詳細に説明するＳＩ／
Ｏモードレジスタにおいて指定されるとおりに受信され
るまでシーケンスの伝送された部分の後継続する。チッ
プセレクトピンはソフトウエア制御のポートピンであ
り、アクティブローの出力が、ＥＥＰＲＯＭがアクセス
されていることを示す。
【００１９】ＰＣＭテストポートインタフェースに関し
ては、本願発明の実際に製作された実施例においては、
２つの特別のモードがシリアルポートをコーデックまた
はＡＤＰＣＭトランスコーダテストポートに変換するソ
フトウエアから生じ得る。コーデックテストモードで
は、データインピンが６４ｋｂｐｓ伝送出力となり、か
つクロックピンがゲートされた５１２ｋＨｚＰＣＭデー
タクロック出力、すなわち８ｋＨｚフレーム速度で８つ
のサイクルのバーストになる。ＡＤＰＣＭテストモード
では、データインピンが６４ｋｂｐｓＡＤＰＣＭ伝送入
力（またはＰＣＭデータ入力）となり、データアウトピ
ンが６４ｋｂｐｓＡＤＰＣＭ受信出力（またはＰＣＭデ
ータ出力）となり、かつクロックピンが５１２ｋＨｚＰ
ＣＭデータクロック出力、すなわち８ｋＨｚフレーム速
度で８つのビットバーストとなる。Ｂ／Ｄチャネルポー
トは８ｋＨｚフレーム同期クロックを与える。６４ｋＨ
ｚデータクロックは８ｋＨｚフレーム同期に同期される
はずである。
ては、本願発明の実際に製作された実施例においては、
２つの特別のモードがシリアルポートをコーデックまた
はＡＤＰＣＭトランスコーダテストポートに変換するソ
フトウエアから生じ得る。コーデックテストモードで
は、データインピンが６４ｋｂｐｓ伝送出力となり、か
つクロックピンがゲートされた５１２ｋＨｚＰＣＭデー
タクロック出力、すなわち８ｋＨｚフレーム速度で８つ
のサイクルのバーストになる。ＡＤＰＣＭテストモード
では、データインピンが６４ｋｂｐｓＡＤＰＣＭ伝送入
力（またはＰＣＭデータ入力）となり、データアウトピ
ンが６４ｋｂｐｓＡＤＰＣＭ受信出力（またはＰＣＭデ
ータ出力）となり、かつクロックピンが５１２ｋＨｚＰ
ＣＭデータクロック出力、すなわち８ｋＨｚフレーム速
度で８つのビットバーストとなる。Ｂ／Ｄチャネルポー
トは８ｋＨｚフレーム同期クロックを与える。６４ｋＨ
ｚデータクロックは８ｋＨｚフレーム同期に同期される
はずである。
【００２０】さらにＰＣＭテストポートインタフェース
に関して、ＰＣＭテストポートはシリアルＩ／Ｏポート
の伝送バッファ、受信バッファ、またはクロック発生器
を使用しない。音声経路論理がクロックおよびシリアル
伝送ビットの流れを与え、かつ受信データをシリアルな
形で受信する。言換えれば、ＰＣＭテスト機能はシリア
ルＩ／Ｏポートピンは使用するが、クロック動作、クロ
ック同期、シリアル−パラレル、およびパラレル変換を
支持する論理は使用せず、音声経路論理内で処理され
る。
に関して、ＰＣＭテストポートはシリアルＩ／Ｏポート
の伝送バッファ、受信バッファ、またはクロック発生器
を使用しない。音声経路論理がクロックおよびシリアル
伝送ビットの流れを与え、かつ受信データをシリアルな
形で受信する。言換えれば、ＰＣＭテスト機能はシリア
ルＩ／Ｏポートピンは使用するが、クロック動作、クロ
ック同期、シリアル−パラレル、およびパラレル変換を
支持する論理は使用せず、音声経路論理内で処理され
る。
【００２１】先ほども述べたとおり、図１に示される本
願発明の実施例に関する追加的な一般的事項として、例
外条件およびテストケースについて留意されたい。
願発明の実施例に関する追加的な一般的事項として、例
外条件およびテストケースについて留意されたい。
【００２２】例外条件に関しては、ソフトウエアが読出
コマンドをＥＥＰＲＯＭに送り、読出ビットをシリアル
ポートモードレジスタに設定することができなければ、
ＥＥＰＲＯＭはシリアルポートクロックが次に活性状態
になりかつＥＥＰＲＯＭのチップ選択が活性状態にある
ときに読出動作を完了しようと試みる。本願発明の実施
例においては、受信機はこのとき返されるデータについ
ては無視してもよい。
コマンドをＥＥＰＲＯＭに送り、読出ビットをシリアル
ポートモードレジスタに設定することができなければ、
ＥＥＰＲＯＭはシリアルポートクロックが次に活性状態
になりかつＥＥＰＲＯＭのチップ選択が活性状態にある
ときに読出動作を完了しようと試みる。本願発明の実施
例においては、受信機はこのとき返されるデータについ
ては無視してもよい。
【００２３】本願発明の実施例においてはテストケース
によりある７つの事柄が確認された。まず、送られる１
ないし８ビットのための正しい数のクロックを含む目標
ＳＩ／Ｏ外部装置の各々に関して伝送が確認され得、ク
ロックは正しい状態で停止し、伝送およびクロックが再
開する際には適切なセットアップ時間が満たされ、かつ
立上がりおよび立下がり端縁双方の受信のためのダミー
ビットの適切な処理が行なわれる。第２に、インタフェ
ースが不能化された際に、クロックは適切な状態でオフ
されることが確認され得る。さらに、ＳＩ／Ｏ受信およ
び伝送バッファに関して報告するバッファ状態について
も確認され得、かつＳＩ／Ｏデータが誤った時間に受信
されていないことが確認され得る。ピンのマルチプレク
シングを含むＰＣＭモード動作も確認され得る。二重に
バッファされた受信バッファの非同期読出を含む割込状
態レポーティングも確認され得る。最後に、すべてのレ
ジスタの省略値が確認され得る。
によりある７つの事柄が確認された。まず、送られる１
ないし８ビットのための正しい数のクロックを含む目標
ＳＩ／Ｏ外部装置の各々に関して伝送が確認され得、ク
ロックは正しい状態で停止し、伝送およびクロックが再
開する際には適切なセットアップ時間が満たされ、かつ
立上がりおよび立下がり端縁双方の受信のためのダミー
ビットの適切な処理が行なわれる。第２に、インタフェ
ースが不能化された際に、クロックは適切な状態でオフ
されることが確認され得る。さらに、ＳＩ／Ｏ受信およ
び伝送バッファに関して報告するバッファ状態について
も確認され得、かつＳＩ／Ｏデータが誤った時間に受信
されていないことが確認され得る。ピンのマルチプレク
シングを含むＰＣＭモード動作も確認され得る。二重に
バッファされた受信バッファの非同期読出を含む割込状
態レポーティングも確認され得る。最後に、すべてのレ
ジスタの省略値が確認され得る。
【００２４】図１を再び参照して、同図に示される本願
発明の実施例が伝送バッファ２、受信バッファ４、クロ
ック発生器６、プログラマブル長さカウンタ８、および
モードレジスタ（これも参照番号６で表わす）を含んで
いることがわかる。これらの素子の各々についてこのす
ぐ下に説明を行なう。
発明の実施例が伝送バッファ２、受信バッファ４、クロ
ック発生器６、プログラマブル長さカウンタ８、および
モードレジスタ（これも参照番号６で表わす）を含んで
いることがわかる。これらの素子の各々についてこのす
ぐ下に説明を行なう。
【００２５】伝送バッファシフトレジスタ２に関しては
図１において、８ビット長伝送シフトレジスタが本願発
明の実施例の一部を構成していることがわかる。図示さ
れた実施例では、このレジスタ２は１から８ビットのデ
ータをソフトウエアによりロードされる。実際にロード
されたビット数はＳＩ／Ｏ伝送長さレジスタにプログラ
ムされたビット数に相当する。データはＭＳＢを先頭に
伝送され、データバスビット７がシフトレジスタのＭＳ
Ｂをロードする。８ビットより小さいビットがロードさ
れる場合には、ソフトウエアがシフトレジスタの最下位
ビット位置に伝送されるべきビットを探し出す。伝送
は、受信が進行中でない場合にはバッファが書込まれる
ときに始まり、それ以外の場合では読出動作が完了され
た後自動的に開始する。
図１において、８ビット長伝送シフトレジスタが本願発
明の実施例の一部を構成していることがわかる。図示さ
れた実施例では、このレジスタ２は１から８ビットのデ
ータをソフトウエアによりロードされる。実際にロード
されたビット数はＳＩ／Ｏ伝送長さレジスタにプログラ
ムされたビット数に相当する。データはＭＳＢを先頭に
伝送され、データバスビット７がシフトレジスタのＭＳ
Ｂをロードする。８ビットより小さいビットがロードさ
れる場合には、ソフトウエアがシフトレジスタの最下位
ビット位置に伝送されるべきビットを探し出す。伝送
は、受信が進行中でない場合にはバッファが書込まれる
ときに始まり、それ以外の場合では読出動作が完了され
た後自動的に開始する。
【００２６】本願発明の実施例においては、ソフトウエ
アは、伝送が進行中でないときにのみデータをバッファ
内にロードする。マイクロコントローラが伝送の間にバ
ッファに書込を試みる場合エラーの表示は発生しない。
データはシフトクロックの立下がり端縁でバッファから
シフトされる。ＳＩ／Ｏインタフェースが可能化されデ
ータが伝送されていないときには出力ピンがハイに保持
される。ソフトウエアは、ハイの開始ビットが受信装置
により必要とされている場合には「ダミー」ロービット
を伝送する。
アは、伝送が進行中でないときにのみデータをバッファ
内にロードする。マイクロコントローラが伝送の間にバ
ッファに書込を試みる場合エラーの表示は発生しない。
データはシフトクロックの立下がり端縁でバッファから
シフトされる。ＳＩ／Ｏインタフェースが可能化されデ
ータが伝送されていないときには出力ピンがハイに保持
される。ソフトウエアは、ハイの開始ビットが受信装置
により必要とされている場合には「ダミー」ロービット
を伝送する。
【００２７】本願発明の実施例に示されるとおり、伝送
シフトレジスタが空のときには常に状態ビットがＳＩ／
Ｏ状態レジスタに設定される。状態ビットは、シフトレ
ジスタにデータが存在する際にはクリアされる。このビ
ットが設定されると常にマスク可能割込が発生される。
正常な状態の下では、ソフトウエアはデータがシフトレ
ジスタ２にロードされておりかつ伝送されるべきワード
が１を超える場合にのみ割込を可能化することになる。
これにより、新しいワードがロードされ得ることを示す
最終ビット時間の最後で、最後のビットがシフトレジス
タを去るや否や割込が発生される。
シフトレジスタが空のときには常に状態ビットがＳＩ／
Ｏ状態レジスタに設定される。状態ビットは、シフトレ
ジスタにデータが存在する際にはクリアされる。このビ
ットが設定されると常にマスク可能割込が発生される。
正常な状態の下では、ソフトウエアはデータがシフトレ
ジスタ２にロードされておりかつ伝送されるべきワード
が１を超える場合にのみ割込を可能化することになる。
これにより、新しいワードがロードされ得ることを示す
最終ビット時間の最後で、最後のビットがシフトレジス
タを去るや否や割込が発生される。
【００２８】本願発明の実際に製作された実施例におい
ては、１ないし８ビットの範囲の伝送されるべきビット
数はＳＩ／Ｏ伝送長さレジスタにおいて指定される。
ては、１ないし８ビットの範囲の伝送されるべきビット
数はＳＩ／Ｏ伝送長さレジスタにおいて指定される。
【００２９】受信バッファ４は単一バイトの二重にバッ
ファされたレジスタであり、データはバッファ対の片方
にシリアルにシフトされかつその後空の場合にはその残
りの半分に自動的に伝達される。これにより８ビット幅
ＥＥＰＲＯＭの場合にはダブルバッファが可能となり、
かつ１６ビット幅ＥＥＰＲＯＭが使用される場合には単
一バッファリングが可能となる。データはマイクロコン
トローラによりバッファ対の後の半分から読出される。
ファされたレジスタであり、データはバッファ対の片方
にシリアルにシフトされかつその後空の場合にはその残
りの半分に自動的に伝達される。これにより８ビット幅
ＥＥＰＲＯＭの場合にはダブルバッファが可能となり、
かつ１６ビット幅ＥＥＰＲＯＭが使用される場合には単
一バッファリングが可能となる。データはマイクロコン
トローラによりバッファ対の後の半分から読出される。
【００３０】データはクロックの立上がりまたは立下が
り端縁上でプログラム可能に受信され得る。データがク
ロックの立上がり端縁で受信される場合には、最後の伝
送ビットを出力する立下がり端縁の後の第２番目の立上
がり端縁すなわち１．５サイクル上で受信される。デー
タが立下がり端縁で受信される場合には、データは最後
の伝送ビットを出力する端縁の後の第２の立下がり端縁
すなわち２サイクルで受信される。
り端縁上でプログラム可能に受信され得る。データがク
ロックの立上がり端縁で受信される場合には、最後の伝
送ビットを出力する立下がり端縁の後の第２番目の立上
がり端縁すなわち１．５サイクル上で受信される。デー
タが立下がり端縁で受信される場合には、データは最後
の伝送ビットを出力する端縁の後の第２の立下がり端縁
すなわち２サイクルで受信される。
【００３１】バッファ内に少なくとも１バイトのデータ
が存在するときには常に状態ビットがＳＩ／Ｏ状態レジ
スタ内に設定される。このビットは、レジスタが空にな
るとクリアされる。このビットが設定されると常にマス
ク可能割込が発生される。
が存在するときには常に状態ビットがＳＩ／Ｏ状態レジ
スタ内に設定される。このビットは、レジスタが空にな
るとクリアされる。このビットが設定されると常にマス
ク可能割込が発生される。
【００３２】引続き図１を参照しかつより詳細にはクロ
ック発生器６を参照して、クロック発生器６は動作のモ
ードの各々に関して正確なクロック出力を発生する。Ｓ
Ｉ／Ｏクロック発生器へのマスタ入力クロックはクロッ
ク発生器モジュール（図２ａを参照）から来る。データ
速度はクロック発生器モジュール内に位置するシリアル
ポートタイミング制御レジスタにおいてプログラムされ
る。可能なデータ速度には２８８ｋＨｚ、１４４ｋＨ
ｚ、７２ｋＨｚ、および３６ｋＨｚが含まれる。入力ク
ロックは、シリアルポートが可能化された場合にのみ存
在し、かつシリアルポートモジュールが不能化される場
合にはローに保持される。ＳＩ／Ｏクロックアウトピン
は、シリアルポートが不能化されるかまたはＩＣがリセ
ットにある場合にはローに保持される。活性状態では、
出力波形およびサイクル数はこの後すぐ下に説明すると
おりシリアルポートのモードに依存する。
ック発生器６を参照して、クロック発生器６は動作のモ
ードの各々に関して正確なクロック出力を発生する。Ｓ
Ｉ／Ｏクロック発生器へのマスタ入力クロックはクロッ
ク発生器モジュール（図２ａを参照）から来る。データ
速度はクロック発生器モジュール内に位置するシリアル
ポートタイミング制御レジスタにおいてプログラムされ
る。可能なデータ速度には２８８ｋＨｚ、１４４ｋＨ
ｚ、７２ｋＨｚ、および３６ｋＨｚが含まれる。入力ク
ロックは、シリアルポートが可能化された場合にのみ存
在し、かつシリアルポートモジュールが不能化される場
合にはローに保持される。ＳＩ／Ｏクロックアウトピン
は、シリアルポートが不能化されるかまたはＩＣがリセ
ットにある場合にはローに保持される。活性状態では、
出力波形およびサイクル数はこの後すぐ下に説明すると
おりシリアルポートのモードに依存する。
【００３３】伝送モードに関しては、クロック出力はち
ょうど所望の数のクロックパルスのみが伝送されるべき
各ワードに関して発生されるように、伝送長さカウンタ
からの制御信号とＡＮＤをとるクロック分割器の出力で
ある。多重のバイトワードが伝送される場合には、クロ
ック出力は同じワードの各部の伝送の間に連結される。
伝送は、受信が進行していない場合には伝送バッファが
書込まれた際に開始され、それ以外の場合には読出動作
が完了された後自動的に開始される。
ょうど所望の数のクロックパルスのみが伝送されるべき
各ワードに関して発生されるように、伝送長さカウンタ
からの制御信号とＡＮＤをとるクロック分割器の出力で
ある。多重のバイトワードが伝送される場合には、クロ
ック出力は同じワードの各部の伝送の間に連結される。
伝送は、受信が進行していない場合には伝送バッファが
書込まれた際に開始され、それ以外の場合には読出動作
が完了された後自動的に開始される。
【００３４】受信モードに関しては、クロック出力は、
ＳＩ／Ｏモードレジスタ内の読出／書込ビットが伝送動
作の完了時に「読出」としてサンプルされる場合に、ク
ロック出力がプログラムされた数のビットがインにシフ
トされるまで出されたままになることを除いては、伝送
モードにおける場合と同じである。
ＳＩ／Ｏモードレジスタ内の読出／書込ビットが伝送動
作の完了時に「読出」としてサンプルされる場合に、ク
ロック出力がプログラムされた数のビットがインにシフ
トされるまで出されたままになることを除いては、伝送
モードにおける場合と同じである。
【００３５】引続き図１を参照しかつ同図における伝送
長さカウンタ８を参照して、１から８ビットのセクショ
ンにおいて伝送が一度に生じている点に留意されたい。
セクションにおけるビットの数は伝送バッファをロード
する前にＳＩ／Ｏ伝送長さレジスタ内にプログラムされ
ている。長さレジスタは、連続するセクションが同じ長
さを有している場合には再プログラムしなくてもよい。
長さカウンタ８を参照して、１から８ビットのセクショ
ンにおいて伝送が一度に生じている点に留意されたい。
セクションにおけるビットの数は伝送バッファをロード
する前にＳＩ／Ｏ伝送長さレジスタ内にプログラムされ
ている。長さレジスタは、連続するセクションが同じ長
さを有している場合には再プログラムしなくてもよい。
【００３６】受信ワード長カウンタに関しては、受信ワ
ードは８または１６ビットの長さが可能である。所望の
長さはソフトウエアによりＳＩ／Ｏモードレジスタ内に
プログラムされる。
ードは８または１６ビットの長さが可能である。所望の
長さはソフトウエアによりＳＩ／Ｏモードレジスタ内に
プログラムされる。
【００３７】以上ここまで述べたことに基づき、ソフト
ウエアがＳＩ／Ｏモードレジスタ内の様々なインタフェ
ースのフォーマットおよびクロック速度を特定すること
が明らかとなったはずである。また受信されたワード長
さすなわち８または１６ビットおよびそのデータが受信
される端縁もまたこのレジスタ内にプログラムされるこ
とが明らかなはずである。
ウエアがＳＩ／Ｏモードレジスタ内の様々なインタフェ
ースのフォーマットおよびクロック速度を特定すること
が明らかとなったはずである。また受信されたワード長
さすなわち８または１６ビットおよびそのデータが受信
される端縁もまたこのレジスタ内にプログラムされるこ
とが明らかなはずである。
【００３８】図１をさらに参照して、シリアルポートが
ＳＩ／Ｏデータアウトピン１０と、ＳＩ／Ｏデータイン
ピン１２と、ＳＩ／Ｏクロックアウトピン１４とを有し
ていることがわかる。ＳＩ／Ｏデータアウトピン１０は
ＳＩ／Ｏのデータ出力のためのものである。本願発明の
実際に製作された実施例では、データはクロックの立下
がり端縁上にＭＳＢを最初に伝送される。モジュールが
シャットダウンにおいて不能化されるかまたはＩＣがリ
セットされると、ピンはローに保持される。ＳＩ／Ｏデ
ータインピン１２はＳＩ／Ｏのためのデータ入力のため
のものである。本願発明の実際に製作された実施例にお
いては、データはＳＩ／Ｏクロックの立上がりまたは立
下がり端縁のいずれかの上にプログラム可能にクロック
インされる。ＳＩ／Ｏクロックアウトピン１４はＳＩ／
Ｏのためのクロック出力のためのものである。本願発明
の実際に製作された実施例においては、これはプログラ
ムされた動作に関して正しい数の遷移を作り出すゲート
されたクロックである。すなわち自走ではない。シャッ
トダウンでモジュールが不能化されるかまたはＩＣがリ
セットにある際に、ピンはローに保持される。
ＳＩ／Ｏデータアウトピン１０と、ＳＩ／Ｏデータイン
ピン１２と、ＳＩ／Ｏクロックアウトピン１４とを有し
ていることがわかる。ＳＩ／Ｏデータアウトピン１０は
ＳＩ／Ｏのデータ出力のためのものである。本願発明の
実際に製作された実施例では、データはクロックの立下
がり端縁上にＭＳＢを最初に伝送される。モジュールが
シャットダウンにおいて不能化されるかまたはＩＣがリ
セットされると、ピンはローに保持される。ＳＩ／Ｏデ
ータインピン１２はＳＩ／Ｏのためのデータ入力のため
のものである。本願発明の実際に製作された実施例にお
いては、データはＳＩ／Ｏクロックの立上がりまたは立
下がり端縁のいずれかの上にプログラム可能にクロック
インされる。ＳＩ／Ｏクロックアウトピン１４はＳＩ／
Ｏのためのクロック出力のためのものである。本願発明
の実際に製作された実施例においては、これはプログラ
ムされた動作に関して正しい数の遷移を作り出すゲート
されたクロックである。すなわち自走ではない。シャッ
トダウンでモジュールが不能化されるかまたはＩＣがリ
セットにある際に、ピンはローに保持される。
【００３９】さらに図１を参照して、シリアルポートモ
ジュールがある７つつのユーザ可視レジスタを含んでい
ることがわかる。これらのレジスタとはシリアルポート
モードレジスタ６、ＳＩ／Ｏ伝送バッファ２、ＳＩ／受
信バッファ４，ＳＩ／Ｏ伝送長レジスタ８、ＳＩ／Ｏ状
態レジスタ、ＳＩ／Ｏ割込マスクレジスタ、およびＳＩ
／Ｏ割込源レジスタである。
ジュールがある７つつのユーザ可視レジスタを含んでい
ることがわかる。これらのレジスタとはシリアルポート
モードレジスタ６、ＳＩ／Ｏ伝送バッファ２、ＳＩ／受
信バッファ４，ＳＩ／Ｏ伝送長レジスタ８、ＳＩ／Ｏ状
態レジスタ、ＳＩ／Ｏ割込マスクレジスタ、およびＳＩ
／Ｏ割込源レジスタである。
【００４０】ここで図２および図３を参照して、本願発
明の教示に従うシリアルポートを含む集積回路（ＩＣ）
のブロック図が示される。図２および図３に示されるＩ
Ｃはこれに関連する事例において適宜説明し、かつ本明
細書で引用により援用されたので、図２に示される様々
な要素については詳細には説明しない。しかしながら、
シリアルポート（図２の素子１６として図示）が集積回
路内に接続され得る態様を知ることは当業者にとり有益
である。
明の教示に従うシリアルポートを含む集積回路（ＩＣ）
のブロック図が示される。図２および図３に示されるＩ
Ｃはこれに関連する事例において適宜説明し、かつ本明
細書で引用により援用されたので、図２に示される様々
な要素については詳細には説明しない。しかしながら、
シリアルポート（図２の素子１６として図示）が集積回
路内に接続され得る態様を知ることは当業者にとり有益
である。
【００４１】図２および図３において、本願発明による
シリアルポートモジュール１６が、ＩＣ内に組込まれ
て、そのＳＩ／Ｏクロックアウト、ＳＩ／Ｏデータアウ
ト、ＳＩ／Ｏデータイン、およびアウト１がＩＣに対す
る外部のインタフェースとしての役割を果たし得ること
がわかる。また、シリアルポートモジュールがＩＣから
アウト０とアウト１の信号の形で入力を受けることがわ
かる。さらに、本願発明の教示に従うシリアルポートモ
ジュールはまた５１２ｋバーストクロック入力信号を受
ける。これは図２および図３に示されるＩＣのＲＸ Ｆ
ＩＦＯ部から来るものとして示される。
シリアルポートモジュール１６が、ＩＣ内に組込まれ
て、そのＳＩ／Ｏクロックアウト、ＳＩ／Ｏデータアウ
ト、ＳＩ／Ｏデータイン、およびアウト１がＩＣに対す
る外部のインタフェースとしての役割を果たし得ること
がわかる。また、シリアルポートモジュールがＩＣから
アウト０とアウト１の信号の形で入力を受けることがわ
かる。さらに、本願発明の教示に従うシリアルポートモ
ジュールはまた５１２ｋバーストクロック入力信号を受
ける。これは図２および図３に示されるＩＣのＲＸ Ｆ
ＩＦＯ部から来るものとして示される。
【００４２】本願発明の教示に従いかつ図２および図３
に示されるシリアルポートモジュールもシリアルポート
割込の形の出力をＩＣに伝達することがわかる。
に示されるシリアルポートモジュールもシリアルポート
割込の形の出力をＩＣに伝達することがわかる。
【００４３】最後に、双方向テスト信号が、図２および
図３に示されるＩＣのコーデック部と、、これもまた図
２に示される本願発明の教示に従うシリアルポートとを
相互接続することがわかる。
図３に示されるＩＣのコーデック部と、、これもまた図
２に示される本願発明の教示に従うシリアルポートとを
相互接続することがわかる。
【００４４】ここで図４および図５を参照して、図２お
よび図３に示されるＩＣが図示されるコードレス電話の
端末又は送受器部およびコードレス電話の本体の双方が
示される。図４および図５において、図２のＩＣが描写
されるコードレス電話の送受器部および本体の双方にお
いて重要な役割を果たしていることがわかる。図４およ
び５では、本願発明の教示に従うシリアルポートモジュ
ールへの様々な入力および出力信号がコードレス電話の
範囲内でＩＣ外部の素子とインタフェースすることもわ
かる。
よび図３に示されるＩＣが図示されるコードレス電話の
端末又は送受器部およびコードレス電話の本体の双方が
示される。図４および図５において、図２のＩＣが描写
されるコードレス電話の送受器部および本体の双方にお
いて重要な役割を果たしていることがわかる。図４およ
び５では、本願発明の教示に従うシリアルポートモジュ
ールへの様々な入力および出力信号がコードレス電話の
範囲内でＩＣ外部の素子とインタフェースすることもわ
かる。
【００４５】ここで、例示の目的のみで、本願発明の実
際に製作された実施例における様々なユーザ可視レジス
タに関する詳細を示す。シリアルポートモードレジス
タ、ＳＩ／Ｏ伝送バッファ、ＳＩ／Ｏ受信バッファ、Ｓ
Ｉ／Ｏ伝送長さレジスタ、ＳＩ／Ｏ状態レジスタ、シリ
アルポート割込マスクレジスタ、およびシリアルポート
割込源レジスタの各々が以下に説明されかつ図６ないし
１２のそれぞれに示される。
際に製作された実施例における様々なユーザ可視レジス
タに関する詳細を示す。シリアルポートモードレジス
タ、ＳＩ／Ｏ伝送バッファ、ＳＩ／Ｏ受信バッファ、Ｓ
Ｉ／Ｏ伝送長さレジスタ、ＳＩ／Ｏ状態レジスタ、シリ
アルポート割込マスクレジスタ、およびシリアルポート
割込源レジスタの各々が以下に説明されかつ図６ないし
１２のそれぞれに示される。
【００４６】
【表１】
【００４７】このレジスタはシリアルポートモジュール
の動作モードを特定する。なおＳＩ／Ｏイネーブルおよ
びデータ速度制御ビットはクロック発生器モジュール内
に位置する。
の動作モードを特定する。なおＳＩ／Ｏイネーブルおよ
びデータ速度制御ビットはクロック発生器モジュール内
に位置する。
【００４８】このレジスタについては図５に示す。 ビット７−４ 「リザーブド」−−書込動作は０を書込
まなければならない。読出は中間値を返す。読出−修正
−書込動作は読出された値を再び書込むことができる。
まなければならない。読出は中間値を返す。読出−修正
−書込動作は読出された値を再び書込むことができる。
【００４９】ビット３ 「クロックレベルセレクト」−
−ＳＩ／Ｏポートが可能化されかつクロックが不活性状
態のときクロックピンの状態を選択するために使用され
る。ビットがセットされると、クロックはローに保持さ
れる。ビットがクリアされると、クロックはハイに保持
される。この機能（facility）は異なる部分との作業を
容易にする限りにおいてはフレキシビリティを加える。
−ＳＩ／Ｏポートが可能化されかつクロックが不活性状
態のときクロックピンの状態を選択するために使用され
る。ビットがセットされると、クロックはローに保持さ
れる。ビットがクリアされると、クロックはハイに保持
される。この機能（facility）は異なる部分との作業を
容易にする限りにおいてはフレキシビリティを加える。
【００５０】ビット２ 「受信クロック端縁選択」−−
セットされると、データはＳＩ／Ｏクロックの立上がり
端縁上で受信される。クリアされると、データはＳＩ／
Ｏクロックの立下がり端縁で受信される。
セットされると、データはＳＩ／Ｏクロックの立上がり
端縁上で受信される。クリアされると、データはＳＩ／
Ｏクロックの立下がり端縁で受信される。
【００５１】ビット１ 「受信長さ選択」−−セットさ
れると、８ビットのワードが受信される。クリアされる
と、１６ビットのワードが受信される。
れると、８ビットのワードが受信される。クリアされる
と、１６ビットのワードが受信される。
【００５２】ビット０ 「読出／書込選択」−−このビ
ットは各伝送動作の終了時にサンプルされる。セットさ
れると、ハードウエアはクロックを継続させかつワード
を受信する。クリアされると、クロックは停止されるこ
とになる。なお、データはこのビットでいずれの状態で
も伝送され得る。（データ伝送が受信にかさなることが
できない）
ットは各伝送動作の終了時にサンプルされる。セットさ
れると、ハードウエアはクロックを継続させかつワード
を受信する。クリアされると、クロックは停止されるこ
とになる。なお、データはこのビットでいずれの状態で
も伝送され得る。（データ伝送が受信にかさなることが
できない）
【００５３】
【表２】
【００５４】ＳＩ／Ｏインタフェース伝送データレジス
タが図６に示される。 ビット７−０ 「伝送データ」−−このレジスタ内に書
込まれるデータはＭＳＢを最初に伝送される（レジスタ
ビット７はデータバス上のビット７に相当する）。８ビ
ットより小さいワード長さがＳＩ／伝送長さレジスタに
プログラムされると、伝送されるべきビットはこのレジ
スタの最下位ビット位置にロードされなければならな
い。
タが図６に示される。 ビット７−０ 「伝送データ」−−このレジスタ内に書
込まれるデータはＭＳＢを最初に伝送される（レジスタ
ビット７はデータバス上のビット７に相当する）。８ビ
ットより小さいワード長さがＳＩ／伝送長さレジスタに
プログラムされると、伝送されるべきビットはこのレジ
スタの最下位ビット位置にロードされなければならな
い。
【００５５】
【表３】
【００５６】ＳＩ／Ｏインタフェース受信データレジス
タが図７に示される。 ビット７−０ 「受信データ」−−受信データはソフト
ウエアによりこのレジスタから読出される。受信された
第１のビットはビット位置７に置かれる。注：これは受
信シフトレジスタとこのレジスタとからなるダブルバッ
ファのユーザアクセス可能部分である。
タが図７に示される。 ビット７−０ 「受信データ」−−受信データはソフト
ウエアによりこのレジスタから読出される。受信された
第１のビットはビット位置７に置かれる。注：これは受
信シフトレジスタとこのレジスタとからなるダブルバッ
ファのユーザアクセス可能部分である。
【００５７】
【表４】
【００５８】図９に示されるこのレジスタは伝送ワード
の長さを特定する。 ビット７−３ 「リザーブド」−−書込動作は０を書込
まなければならない。読出は中間値を返す。読出−修正
−書込動作は読出された値を再び書込むことができる。
の長さを特定する。 ビット７−３ 「リザーブド」−−書込動作は０を書込
まなければならない。読出は中間値を返す。読出−修正
−書込動作は読出された値を再び書込むことができる。
【００５９】ビット２−０ 「ワード長さ」−−ソフト
ウエアは伝送されるべきワードの長さを特定するコード
でこのビットを書込む。同じ長さの複数のワードが伝送
される場合には、ソフトウエアはこのレジスタに再び書
込を行なう必要はない。
ウエアは伝送されるべきワードの長さを特定するコード
でこのビットを書込む。同じ長さの複数のワードが伝送
される場合には、ソフトウエアはこのレジスタに再び書
込を行なう必要はない。
【００６０】
【表５】
【００６１】図１０に示されるこのレジスタはＳＩ／Ｏ
インタフェースのための状態ビットを含む。
インタフェースのための状態ビットを含む。
【００６２】ビット７−２ 「リザーブド」−−読出は
ＩＣのこの修正のために０を返す。ＩＣの将来の修正に
よりこれらのビットの１つまたは２つ以上を１として読
出すことになる機能を達成し得る。ソフトウェアはこの
ことを考慮に入れて書き込まれる必要がある。
ＩＣのこの修正のために０を返す。ＩＣの将来の修正に
よりこれらのビットの１つまたは２つ以上を１として読
出すことになる機能を達成し得る。ソフトウェアはこの
ことを考慮に入れて書き込まれる必要がある。
【００６３】ビット１ 「ＳＩ／Ｏ伝送バッファ空」−
−このビットはＳＩ／Ｏ伝送バッファが空のときは常に
セットされる。データがバッファに存在する際にはクリ
アされる。
−このビットはＳＩ／Ｏ伝送バッファが空のときは常に
セットされる。データがバッファに存在する際にはクリ
アされる。
【００６４】ビット０ 「ＳＩ／Ｏ受信データ入手可
能」−−このビットはＳＩ／Ｏ受信データレジスタ（二
重にバッファされた）のユーザアクセス可能部分にデー
タのフルバイトが存在する場合にセットされる。このビ
ットは、、バッファのユーザアクセス可能部分が空にな
りかつユーザアクセス可能部分に送られるべきバッファ
のシフトレジスタ部に完全なバイトが存在しない場合に
クリアされる。
能」−−このビットはＳＩ／Ｏ受信データレジスタ（二
重にバッファされた）のユーザアクセス可能部分にデー
タのフルバイトが存在する場合にセットされる。このビ
ットは、、バッファのユーザアクセス可能部分が空にな
りかつユーザアクセス可能部分に送られるべきバッファ
のシフトレジスタ部に完全なバイトが存在しない場合に
クリアされる。
【００６５】
【表６】
【００６６】図１１に示されるこのレジスタはＳＩ／Ｏ
状態レジスタにおけるビットに対応する割込イネーブル
ビットを含む。
状態レジスタにおけるビットに対応する割込イネーブル
ビットを含む。
【００６７】ビット７−２ 「リザーブド」−−書込動
作は０を書込まなければならない。読出は中間値を返
す。読出−修正−書込動作は読出された値を再び書込む
ことができる。
作は０を書込まなければならない。読出は中間値を返
す。読出−修正−書込動作は読出された値を再び書込む
ことができる。
【００６８】ビット１ 「ＳＩ／Ｏ伝送バッファ空」−
−セットされると、この割込が可能化される。クリアさ
れると、割込はマスクされる。
−セットされると、この割込が可能化される。クリアさ
れると、割込はマスクされる。
【００６９】ビット０ 「ＳＩ／Ｏ受信データ利用可
能」−−セットされると、この割込は可能化される。ク
リアされると割込はマスクされる。
能」−−セットされると、この割込は可能化される。ク
リアされると割込はマスクされる。
【００７０】
【表７】
【００７１】図１２に示されるこのレジスタはＳＩ／Ｏ
割込要求の源をマイクロコントローラにレポートする。
ビットの記述は、割込がマスクされていないと仮定す
る。
割込要求の源をマイクロコントローラにレポートする。
ビットの記述は、割込がマスクされていないと仮定す
る。
【００７２】ビット７−２ 「リザーブド」−−読出は
ＩＣのこの修正のために０を返す。ＩＣの未来の修正に
よりこれらのビットの１つまたは２つ以上が１として読
出されることになる機能を達成することが可能である。
ソフトウエアはこのことを考慮に入れて書込まれる必要
がある。
ＩＣのこの修正のために０を返す。ＩＣの未来の修正に
よりこれらのビットの１つまたは２つ以上が１として読
出されることになる機能を達成することが可能である。
ソフトウエアはこのことを考慮に入れて書込まれる必要
がある。
【００７３】ビット１ 「ＳＩ／Ｏ伝送バッファ空」−
−ＳＩ／Ｏ伝送バッファが空になると常にこのビットが
セットされる。データがバッファにロードされた際にク
リアされる。ソフトウエアは一度データがシフトレジス
タ内にロードされかつ伝送すべき他の１バイトのデータ
が存在する際にのみこの割込を可能化する必要がある。
−ＳＩ／Ｏ伝送バッファが空になると常にこのビットが
セットされる。データがバッファにロードされた際にク
リアされる。ソフトウエアは一度データがシフトレジス
タ内にロードされかつ伝送すべき他の１バイトのデータ
が存在する際にのみこの割込を可能化する必要がある。
【００７４】ビット０ 「ＳＩ／Ｏ受信データ利用可
能」−−このビットはバイトのデータがＳＩ／Ｏ受信デ
ータレジスタ（二重にバッファされた）のユーザアクセ
ス可能部分に転送される場合にセットされる。このビッ
トは、バッファのユーザアクセス可能部分が空になりか
つユーザアクセス可能部分に送られるべきバッファのシ
フトレジスタ部に完全なバイトがなくなったときにクリ
アされる。以上で、当業者は、この発明の構造、動作、
および利点について完全に理解かつ評価したはずであ
る。本質的には、本願発明は内部クロックを開始かつ停
止するためのシリアル通信ポート構造を含むシリアル通
信システムを提供する。この内部クロックは、動作にお
いてはシリアル通信ポートが組込まれるシステム外部の
装置に伝送されるべきクロック出力信号を発生するべく
設計されている。このクロック出力信号と予め定められ
た長さのデータ出力信号のＡＮＤをとることにより、シ
リアル通信ポートが外部装置により検知されるような時
間の経過を効果的に制御することが可能である。したが
って、この発明は基本的にハードウエアから製作され
る、簡単で、低コストで、かつフレキシブルなシリアル
インタフェースを提供する。
能」−−このビットはバイトのデータがＳＩ／Ｏ受信デ
ータレジスタ（二重にバッファされた）のユーザアクセ
ス可能部分に転送される場合にセットされる。このビッ
トは、バッファのユーザアクセス可能部分が空になりか
つユーザアクセス可能部分に送られるべきバッファのシ
フトレジスタ部に完全なバイトがなくなったときにクリ
アされる。以上で、当業者は、この発明の構造、動作、
および利点について完全に理解かつ評価したはずであ
る。本質的には、本願発明は内部クロックを開始かつ停
止するためのシリアル通信ポート構造を含むシリアル通
信システムを提供する。この内部クロックは、動作にお
いてはシリアル通信ポートが組込まれるシステム外部の
装置に伝送されるべきクロック出力信号を発生するべく
設計されている。このクロック出力信号と予め定められ
た長さのデータ出力信号のＡＮＤをとることにより、シ
リアル通信ポートが外部装置により検知されるような時
間の経過を効果的に制御することが可能である。したが
って、この発明は基本的にハードウエアから製作され
る、簡単で、低コストで、かつフレキシブルなシリアル
インタフェースを提供する。
【００７５】明らかに、上記の教示を考慮して数々の修
正および変更が可能である。したがって、先行の特許請
求の範囲内で、本願発明は本明細書に具体的に記載され
たものとは違う形で実施され得る。
正および変更が可能である。したがって、先行の特許請
求の範囲内で、本願発明は本明細書に具体的に記載され
たものとは違う形で実施され得る。
【図１】この発明の教示に従うシリアルインタフェース
のブロック図である。
のブロック図である。
【図２】図１のシリアルインタフェースを含む集積回路
のブロック図である。
のブロック図である。
【図３】図１のシリアルインタフェースを含む集積回路
のブロック図である。
のブロック図である。
【図４】図２の集積回路が組込まれるコードレス電話端
末装置のブロック図である。
末装置のブロック図である。
【図５】図２の集積回路が組込まれるコードレス電話本
体のブロック図である。
体のブロック図である。
【図６】この発明の実施例において採用され得るシリア
ルポートモードレジスタのブロック図である。
ルポートモードレジスタのブロック図である。
【図７】この発明の実施例において採用され得るＳＩ／
Ｏ伝送バッファのブロック図である。
Ｏ伝送バッファのブロック図である。
【図８】この発明の実施例において採用され得るＳＩ／
Ｏ受信バッファのブロック図である。
Ｏ受信バッファのブロック図である。
【図９】この発明の実施例において採用され得るＳＩ／
Ｏ伝送長さレジスタのブロック図である。
Ｏ伝送長さレジスタのブロック図である。
【図１０】この発明の実施例において採用され得るＳＩ
／Ｏ状態レジスタのブロック図である。
／Ｏ状態レジスタのブロック図である。
【図１１】この発明の実施例において採用され得るシリ
アルポート割込マスクレジスタのブロック図である。
アルポート割込マスクレジスタのブロック図である。
【図１２】この発明の実施例において採用され得るシリ
アルポート割込源レジスタのブロック図である。
アルポート割込源レジスタのブロック図である。
２…伝送バッファ ４…受信バッファ ６…クロック発生器 ８…プログラマブル長さカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・エフ・ヘンドリクソン アメリカ合衆国、78757 テキサス州、オ ースティン、カビリア、2710 (72)発明者 吉川 宗宏 東京都港区港南１−７−４ (72)発明者 松原 弘 東京都港区港南１−７−４ (72)発明者 鶴身 和重 東京都港区港南１−７−４
Claims (19)
- 【請求項１】 マイクロコントローラのためのシリアル
入力／出力ポートであって、前記シリアル入力／出力ポ
ートは外部装置に対しデータおよびクロック信号を送る
べく動作可能であり、前記シリアル入力／出力ポート
が、 前記外部装置に送るデータビットの選択数を決定するた
めの手段と、 前記決定された選択数のデータビットを送るのにちょう
ど十分なクロックパルスを発生するための手段と、 前記決定された選択数のデータビットを送るためのクロ
ックパルスの発生を開始するための手段と、 前記決定された選択数のデータビットを送るのにちょう
ど十分なクロックパルスが発生されると直ちにクロック
パルスの発生を停止するための手段とを含む、ポート。 - 【請求項２】 前記外部装置に送る選択数のデータビッ
トを決定するための前記手段が伝送長さカウンタを含
む、請求項１に記載のシリアル入力／出力ポート。 - 【請求項３】 前記決定された選択数のデータビットを
送るのにちょうど十分なクロックパルスを発生するため
の前記手段がクロックドライバを含む、請求項２に記載
のシリアル入力／出力ポート。 - 【請求項４】 前記伝送長さカウンタが制御信号を発生
し、前記クロックドライバがクロック出力信号を発生
し、かつ前記予め定められた数のデータビットを送るの
にちょうど十分なクロックパルスを発生するための前記
手段が前記クロック出力信号と前記制御信号のＡＮＤを
とるための手段をさらに含む、請求項３に記載のシリア
ル入力／出力ポート。 - 【請求項５】 マイクロコントローラのためのシリアル
入力／出力ポートモジュールであって、前記シリアル入
力／出力ポートが外部装置にデータおよびクロック信号
を送るべく動作可能で、 前記シリアル入力／出力ポートモジュールが、 内部クロックと、 前記内部クロックを開始するための手段と、 前記クロックが動作している間に予め定められた数のデ
ータビットを前記外部装置に伝送するための手段と、 前記予め定められた数のビットの伝送が完了すると直ち
に前記内部クロックを停止するための手段とを含む、シ
リアル入力／出力ポートモジュール。 - 【請求項６】 前記内部クロックが動作の間にクロック
信号を発生し、前記シリアル入力／出力モジュールが前
記外部装置へ前記クロック信号を伝送するための手段を
さらに含む、請求項５に記載のシリアル入力／出力ポー
トモジュール。 - 【請求項７】 前記クロックが動作している間に予め定
められた数のデータビットを前記外部装置に伝送するた
めの前記手段が伝送長さカウンタとクロック分割器とを
含む、請求項６に記載のシリアル入力／出力ポートモジ
ュール。 - 【請求項８】 前記伝送長さカウンタが制御信号を発生
し、前記クロック分割器がクロック出力信号を発生し、
かつ前記クロックが動作している間に前記外部装置に予
め定められた数のデータビットを伝送するための前記手
段が前記クロック出力信号と前記制御信号のＡＮＤをと
るための手段をさらに含む、請求項７に記載のシリアル
入力／出力ポートモジュール。 - 【請求項９】 シリアル入力／出力ポートを通じてマイ
クロコントローラから外部装置にデータを送る方法であ
って、 予め定められた量の前記データをクロック信号と同時に
外部装置へ送るステップと、 前記予め定められた量のデータの前記最後のものが伝送
されると直ちに前記クロック信号を停止するステップと
を含む、方法。 - 【請求項１０】 ハイまたはローの前記クロック信号を
停止するか否かを決定するステップをさらに含み、前記
クロック信号を停止する前記ステップが前記予め定めら
れた量のデータの前記最後のものの前記最後のものが伝
送されると直ちに、前記決定ステップの間に決定された
とおりにハイまたはローの前記クロック信号を停止する
ステップを含む、請求項９に記載の方法。 - 【請求項１１】 前記予め定められた量が伝送されると
きを決定するために前記データをカウントするステップ
をさらに含み、このカウントするステップが制御信号を
発生する、請求項９に記載の方法。 - 【請求項１２】 クロック出力信号を発生するステップ
をさらに含む、請求項１１に記載の方法。 - 【請求項１３】 前記クロック出力信号と前記制御信号
のＡＮＤをとるステップをさらに含む、請求項１２に記
載の方法。 - 【請求項１４】 マイクロコントローラのためのシリア
ル入力／出力ポートであって、前記シリアル入力／出力
ポートが外部装置からのデータを受けるべく動作可能で
あり、前記シリアル入力／出力ポートが、 前記外部装置から受けるデータビットの選択数を決定す
るための手段と、 前記決定された選択数のデータビットを受けるのにちょ
うど十分なクロックパルスを発生するための手段と、 前記決定された選択数のデータビットを受けるためのク
ロックパルスの発生を開始するための手段と、 前記決定された選択数のデータビットを受けるためにち
ょうど十分なクロックパルスを発生すると直ちにクロッ
クパルスの発生を停止するための手段とを含む、ポー
ト。 - 【請求項１５】 前記外部装置から受信するデータビッ
トの選択数を決定するための前記手段が受信ワード長さ
カウンタを含む、請求項１４に記載のシリアル入力／出
力ポート。 - 【請求項１６】 前記決定された選択数のデータビット
を受信するのにちょうど十分なクロックパルスを発生す
るための前記手段がクロック分割器を含む、請求項１５
に記載のシリアル入力／出力ポート。 - 【請求項１７】 マイクロコントローラのためのシリア
ル入力／出力ポートであって、前記シリアル入力／出力
ポートが外部装置にデータおよびクロック信号を送るべ
く動作可能であり、かつ前記シリアル入力／出力ポート
はまた外部装置からのデータを受けるべく動作可能であ
り、前記シリアル入力／出力ポートが、 前記外部装置に送るデータビットの選択数を決定するた
めの手段と、 前記決定された選択数のデータビットを送るのにちょう
ど十分なクロックパルスを発生するための手段と、 前記決定された選択数のデータビットを送るためのクロ
ックパルスの発生を開始するための手段と、 前記決定された選択数のデータビットを送るのにちょう
ど十分なクロックパルスが発生されると直ちにクロック
パルスの発生を停止するための手段と、 前記外部装置から受信するデータビットの選択数を決定
するための手段と、 前記決定された選択数のデータビットを受信するのにち
ょうど十分なクロックパルスを発生するための手段と、 前記決定された選択数のデータビットを受信するための
クロックパルスの発生を開始するための手段と、 前記決定された選択数のデータビットを受信するのにち
ょうど十分なクロックパルスが発生されると直ちにクロ
ックパルスの発生を停止するための手段とを含む、ポー
ト。 - 【請求項１８】 ハイまたはローのクロックパルスを停
止するか否かを決定するための手段をさらに含む、請求
項１７に記載のシリアル入力／出力ポート。 - 【請求項１９】 前記ハイまたはローのクロックパルス
を停止するか否かを決定するための手段がシリアルポー
トモードレジスタ内のビットを含む請求項１７に記載の
シリアル入力／出力ポート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/918,624 US5404459A (en) | 1992-07-21 | 1992-07-21 | Serial interface module and method in which the clock is only activated to send a predetermined number of data bits |
| US918624 | 1992-07-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187467A true JPH06187467A (ja) | 1994-07-08 |
Family
ID=25440687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174096A Pending JPH06187467A (ja) | 1992-07-21 | 1993-07-14 | マイクロコントローラのためのシリアル入力／出力ポート |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5404459A (ja) |
| EP (1) | EP0581478B1 (ja) |
| JP (1) | JPH06187467A (ja) |
| KR (1) | KR940002717A (ja) |
| CN (1) | CN1082794A (ja) |
| DE (1) | DE69326724T2 (ja) |
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| US5727233A (en) * | 1994-08-02 | 1998-03-10 | Apple Computer, Inc. | Byte-mode and burst-mode data transfer mechanism for a high-speed serial interface |
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| WO1997036245A1 (en) * | 1996-03-25 | 1997-10-02 | Advanced Micro Devices, Inc. | Serial interface module and method |
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