JPH06187789A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06187789A JPH06187789A JP33907892A JP33907892A JPH06187789A JP H06187789 A JPH06187789 A JP H06187789A JP 33907892 A JP33907892 A JP 33907892A JP 33907892 A JP33907892 A JP 33907892A JP H06187789 A JPH06187789 A JP H06187789A
- Authority
- JP
- Japan
- Prior art keywords
- cell array
- memory cell
- array region
- memory
- programmable
- Prior art date
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- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】固定情報セル領域をプログラム可能メモリセル
領域に隣接して配置し、ビット線、デコーダ、読み出し
回路等周辺回路の共有化を図る。 【構成】固定情報セルアレイ1 とメモリセルアレイ2 は
共通のビット線が用いられ、固定情報セルアレイ1 の出
力部は通常のメモリセルの出力回路6 にメモリセルアレ
イ2 同様に接続される。アレイ選択回路7 はコンピュー
タ内の命令状態を示す信号CON によりアレイ1 ，2 の選
択状態によってどちらか一方の選択、もしくはどちらも
非選択の切替えを行う。ＥＰＲＯＭ等の外部プログラム
可能なメモリの場合は、書込み制御回路はプログラム可
能なメモリセル領域であるメモリセルアレイ2 に対して
のみ働き、固定情報セルアレイ1 への書き込みは禁止さ
れるように働く。固定情報セルアレイ1 は予めメモリセ
ルアレイ2 内のセルのプログラム手段とは異なる手段に
より不揮発性メモリ化してある。
領域に隣接して配置し、ビット線、デコーダ、読み出し
回路等周辺回路の共有化を図る。 【構成】固定情報セルアレイ1 とメモリセルアレイ2 は
共通のビット線が用いられ、固定情報セルアレイ1 の出
力部は通常のメモリセルの出力回路6 にメモリセルアレ
イ2 同様に接続される。アレイ選択回路7 はコンピュー
タ内の命令状態を示す信号CON によりアレイ1 ，2 の選
択状態によってどちらか一方の選択、もしくはどちらも
非選択の切替えを行う。ＥＰＲＯＭ等の外部プログラム
可能なメモリの場合は、書込み制御回路はプログラム可
能なメモリセル領域であるメモリセルアレイ2 に対して
のみ働き、固定情報セルアレイ1 への書き込みは禁止さ
れるように働く。固定情報セルアレイ1 は予めメモリセ
ルアレイ2 内のセルのプログラム手段とは異なる手段に
より不揮発性メモリ化してある。
Description
【０００１】
【産業上の利用分野】この発明は予め固定情報を内蔵さ
せた半導体集積回路装置に関する。
せた半導体集積回路装置に関する。
【０００２】
【従来の技術】従来、マイクロコンピュータ用半導体集
積回路において、例えば電源投入直後の初期動作中に外
部のプログラムデータを取り込むような命令コードを固
定プログラムとして内蔵させる場合、同一半導体基板上
において各メモリ領域（例えばＲＡＭ、ＲＯＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等）とは別に専用のメモリ領域を用
意して何らかの不揮発性メモリを構成していた。
積回路において、例えば電源投入直後の初期動作中に外
部のプログラムデータを取り込むような命令コードを固
定プログラムとして内蔵させる場合、同一半導体基板上
において各メモリ領域（例えばＲＡＭ、ＲＯＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等）とは別に専用のメモリ領域を用
意して何らかの不揮発性メモリを構成していた。
【０００３】また、他の従来例としては、ＥＰＲＯＭ集
積回路装置にみられる米国特許公報第４４１９７４７号
及び第４４５１９０３号のように、シグネチャ（メー
カ、デバイス情報）を特定の操作で外部に読み出せるよ
うな、外部からはプログラム不可能な固定データを予め
持たせる場合など、外部プログラム可能なメモリ領域に
隣接してこのような固定データをプログラムできる領域
を用意していた。
積回路装置にみられる米国特許公報第４４１９７４７号
及び第４４５１９０３号のように、シグネチャ（メー
カ、デバイス情報）を特定の操作で外部に読み出せるよ
うな、外部からはプログラム不可能な固定データを予め
持たせる場合など、外部プログラム可能なメモリ領域に
隣接してこのような固定データをプログラムできる領域
を用意していた。
【０００４】しかしながら、前者の場合、専用の領域に
したことによるセル領域、デコーダ回路領域、入出力回
路領域などが専用に必要であるため、他のメモリ領域に
比べ、小容量であっても、大きな面積を占めるという欠
点があり、コスト的な問題も大きい。
したことによるセル領域、デコーダ回路領域、入出力回
路領域などが専用に必要であるため、他のメモリ領域に
比べ、小容量であっても、大きな面積を占めるという欠
点があり、コスト的な問題も大きい。
【０００５】さらに、上記専用のメモリ領域は回路的に
共通化できるにもかかわらず、別個に存在するため、シ
ステム的な冗長性があり、さらに、動作スピードなどの
性能も他のメモリ領域のそれと比べ大きく異なる欠点が
あった。
共通化できるにもかかわらず、別個に存在するため、シ
ステム的な冗長性があり、さらに、動作スピードなどの
性能も他のメモリ領域のそれと比べ大きく異なる欠点が
あった。
【０００６】一方、後者の場合、固定プログラムデータ
領域を隣接させて外部プログラム可能領域に配置させた
場合でも、その実現方法によっては動作スピード等の性
能が影響される欠点があった。
領域を隣接させて外部プログラム可能領域に配置させた
場合でも、その実現方法によっては動作スピード等の性
能が影響される欠点があった。
【０００７】また、隣接するプログラム可能領域は本質
的に揮発性、不揮発性を問わずいかなる形態でも固定プ
ログラム領域は実現できるにもかかわらず、ＥＰＲＯＭ
等の不揮発性メモリを対象としており、シグネチャ等特
定の処理に扱われるのが現状である。また、外部からの
操作で固定データ等が書き込めるにしても、誤った操作
で不用意にデータが破壊される欠点もあった。
的に揮発性、不揮発性を問わずいかなる形態でも固定プ
ログラム領域は実現できるにもかかわらず、ＥＰＲＯＭ
等の不揮発性メモリを対象としており、シグネチャ等特
定の処理に扱われるのが現状である。また、外部からの
操作で固定データ等が書き込めるにしても、誤った操作
で不用意にデータが破壊される欠点もあった。
【０００８】
【発明が解決しようとする課題】このように、従来では
システム電源投入直後に使用する固定プログラムを内蔵
する専用の領域を設けることで、そのセル領域、デコー
ダ回路領域、入出力回路領域などが専用に必要であり、
他のメモリ領域に比べ、小容量であっても、大きな面積
を占め、コストも高くなるという欠点がある。
システム電源投入直後に使用する固定プログラムを内蔵
する専用の領域を設けることで、そのセル領域、デコー
ダ回路領域、入出力回路領域などが専用に必要であり、
他のメモリ領域に比べ、小容量であっても、大きな面積
を占め、コストも高くなるという欠点がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、占有面積を最小限に
し、かつ他のメモリの動作に悪影響を及ぼさないように
固定情報を内蔵させる半導体集積回路を提供することに
ある。
されたものであり、その目的は、占有面積を最小限に
し、かつ他のメモリの動作に悪影響を及ぼさないように
固定情報を内蔵させる半導体集積回路を提供することに
ある。
【００１０】
【課題を解決するための手段】この発明の半導体集積回
路装置は、装置内部もしくは外部からの電気的操作によ
りプログラム可能な第１のメモリセルアレイ領域と、前
記第１のメモリセルアレイ領域に隣接しかつビット線を
第１のメモリセルアレイと共有して配置され、予め第１
のメモリセルアレイ領域内のセルのプログラム手段とは
異なる手段により不揮発性メモリとしてプログラムされ
た電気的操作によりプログラム不可能な第２のメモリセ
ルアレイ領域と、前記第１、第２のメモリセルアレイ領
域を排他的に選択するメモリセルアレイ選択回路とを具
備したことを特徴とする。
路装置は、装置内部もしくは外部からの電気的操作によ
りプログラム可能な第１のメモリセルアレイ領域と、前
記第１のメモリセルアレイ領域に隣接しかつビット線を
第１のメモリセルアレイと共有して配置され、予め第１
のメモリセルアレイ領域内のセルのプログラム手段とは
異なる手段により不揮発性メモリとしてプログラムされ
た電気的操作によりプログラム不可能な第２のメモリセ
ルアレイ領域と、前記第１、第２のメモリセルアレイ領
域を排他的に選択するメモリセルアレイ選択回路とを具
備したことを特徴とする。
【００１１】
【作用】この発明では、第１、第２のメモリセル領域が
隣接して配置されるため、デコーダ、読み出し回路等周
辺回路の共有化が図れる。上記２つのメモリセル領域は
同時に読出されることのないようアレイ選択回路により
制御される。また、共に同一ビット線にメモリセル出力
部が接続されるため、どのビット線も同一容量を有し、
動作スピードに影響を与えない。
隣接して配置されるため、デコーダ、読み出し回路等周
辺回路の共有化が図れる。上記２つのメモリセル領域は
同時に読出されることのないようアレイ選択回路により
制御される。また、共に同一ビット線にメモリセル出力
部が接続されるため、どのビット線も同一容量を有し、
動作スピードに影響を与えない。
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１３】図１はこの発明の一実施例の構成を示す回
路ブロック図である。固定プログラム用メモリセル領域
として固定情報セルアレイ1 が、通常機能するプログラ
ム可能メモリセル領域であるメモリセルアレイ2 に隣接
して配置されている。
路ブロック図である。固定プログラム用メモリセル領域
として固定情報セルアレイ1 が、通常機能するプログラ
ム可能メモリセル領域であるメモリセルアレイ2 に隣接
して配置されている。
【００１４】ロウデコーダ3 、カラムデコーダ4 、カラ
ム選択回路5 はアドレス入力によってメモリセルアレイ
1 の個々のメモリセルの読み出しまたは書き込み、固定
情報セルアレイ1 の読み出しに用いられる。
ム選択回路5 はアドレス入力によってメモリセルアレイ
1 の個々のメモリセルの読み出しまたは書き込み、固定
情報セルアレイ1 の読み出しに用いられる。
【００１５】固定情報セルアレイ1 とメモリセルアレイ
2 は共通のビット線が用いられ、固定情報セルアレイ1
の出力部は通常のメモリセルの出力回路6 にメモリセル
アレイ2 同様に接続される。
2 は共通のビット線が用いられ、固定情報セルアレイ1
の出力部は通常のメモリセルの出力回路6 にメモリセル
アレイ2 同様に接続される。
【００１６】アレイ選択回路7 はコンピュータ内の命令
状態を示す信号CON によりアレイ1，2 の選択状態によ
ってどちらか一方の選択、もしくはどちらも非選択の切
替えを行う。ＥＰＲＯＭ等の外部プログラム可能なメモ
リの場合は、書込み制御回路はプログラム可能なメモリ
セル領域であるメモリセルアレイ2 に対してのみ働き、
固定情報セルアレイ1 への書き込みは禁止されるように
働く。
状態を示す信号CON によりアレイ1，2 の選択状態によ
ってどちらか一方の選択、もしくはどちらも非選択の切
替えを行う。ＥＰＲＯＭ等の外部プログラム可能なメモ
リの場合は、書込み制御回路はプログラム可能なメモリ
セル領域であるメモリセルアレイ2 に対してのみ働き、
固定情報セルアレイ1 への書き込みは禁止されるように
働く。
【００１７】固定情報セルアレイ1 は固定プログラムデ
ータを通常メモリセルアレイ2 とは異なる不揮発性のセ
ル構造手段で持っている。例えば上記プログラム可能メ
モリ領域（メモリセルアレイ2 ）として書込み可能読出
し専用メモリ（ＥＰＲＯＭ）を用いた場合を以下に説明
する。
ータを通常メモリセルアレイ2 とは異なる不揮発性のセ
ル構造手段で持っている。例えば上記プログラム可能メ
モリ領域（メモリセルアレイ2 ）として書込み可能読出
し専用メモリ（ＥＰＲＯＭ）を用いた場合を以下に説明
する。
【００１８】図２（ａ），（ｂ）はそれぞれ、上記ＥＰ
ＲＯＭを利用した１個の固定情報セルの構成を示すパタ
ーン平面図であり、図２（ａ）は“１”データを保持し
ている“１”固定データセル、図２（ｂ）は“０”デー
タを保持している“０”固定データセルを示す。
ＲＯＭを利用した１個の固定情報セルの構成を示すパタ
ーン平面図であり、図２（ａ）は“１”データを保持し
ている“１”固定データセル、図２（ｂ）は“０”デー
タを保持している“０”固定データセルを示す。
【００１９】また、図３（ａ），（ｂ）はそれぞれ図２
（ａ）の３Ａ−３Ａ線、図２（ｂ）の３Ｂ−３Ｂ線に沿
う断面図、図４（ａ），（ｂ）はそれぞれ図２（ａ）の
４Ａ−４Ａ線、図２（ｂ）の４Ｂ−４Ｂ線に沿う断面図
である。
（ａ）の３Ａ−３Ａ線、図２（ｂ）の３Ｂ−３Ｂ線に沿
う断面図、図４（ａ），（ｂ）はそれぞれ図２（ａ）の
４Ａ−４Ａ線、図２（ｂ）の４Ｂ−４Ｂ線に沿う断面図
である。
【００２０】ＥＰＲＯＭは通常フローティングゲートと
呼ばれる第１ポリシリコン層で電子を蓄えることにより
外部からの“０”の書込みデータをオフ状態として保持
する。“１”データの場合は電子は蓄えられずオン状態
としてデータを保持する。
呼ばれる第１ポリシリコン層で電子を蓄えることにより
外部からの“０”の書込みデータをオフ状態として保持
する。“１”データの場合は電子は蓄えられずオン状態
としてデータを保持する。
【００２１】図２〜図４の各（ａ）における“１”固定
データセルについては、形状は全く通常のプログラム可
能なＥＰＲＯＭセルと同様である。半導体基板11上のフ
ィールド酸化膜12に囲まれたゲート酸化膜13上に第１ポ
リシリコン層（フローティングゲート）14、第１ポリシ
リコン層14上にはゲート酸化膜を介して第２ポリシリコ
ン層（ワード線）15が形成され、その上の層間絶縁膜16
上にビット線17が形成され、コンタクトホール18を介し
て基板11表面のドレイン拡散部分19に接続される。
データセルについては、形状は全く通常のプログラム可
能なＥＰＲＯＭセルと同様である。半導体基板11上のフ
ィールド酸化膜12に囲まれたゲート酸化膜13上に第１ポ
リシリコン層（フローティングゲート）14、第１ポリシ
リコン層14上にはゲート酸化膜を介して第２ポリシリコ
ン層（ワード線）15が形成され、その上の層間絶縁膜16
上にビット線17が形成され、コンタクトホール18を介し
て基板11表面のドレイン拡散部分19に接続される。
【００２２】上記構成の“１”固定データセルはワード
線である第２ポリシリコン層15が高電位になることがな
いようにアレイ選択回路7 によって回路構成されるので
書込みは行われない。従って、常に“１”を固定的に保
持することができる。
線である第２ポリシリコン層15が高電位になることがな
いようにアレイ選択回路7 によって回路構成されるので
書込みは行われない。従って、常に“１”を固定的に保
持することができる。
【００２３】また、図２〜図４の各（ｂ）における
“０”固定データセルの構造は上記（ａ）に比べてゲー
ト酸化膜13が形成されていない。ゲート酸化膜の部分を
通常の配線領域と同じフィールド酸化膜12としたため、
トランジスタは形成されず、書込みが行われることはな
い。また、ビット線が接地電位に引かれることもなく、
通常のプログラム可能ＥＰＲＯＭセルへデータ“０”を
プログラムしてオフ状態に書込まれたセルと同様にデー
タを読み出すことができる。
“０”固定データセルの構造は上記（ａ）に比べてゲー
ト酸化膜13が形成されていない。ゲート酸化膜の部分を
通常の配線領域と同じフィールド酸化膜12としたため、
トランジスタは形成されず、書込みが行われることはな
い。また、ビット線が接地電位に引かれることもなく、
通常のプログラム可能ＥＰＲＯＭセルへデータ“０”を
プログラムしてオフ状態に書込まれたセルと同様にデー
タを読み出すことができる。
【００２４】紫外線消去によってプログラムされた情報
は通常プログラム可能ＥＰＲＯＭセルでは全て“１”に
クリアされるが、上記構成のような固定データセルでは
トランジスタの構造でデータを記憶しているため、クリ
アされることはない。
は通常プログラム可能ＥＰＲＯＭセルでは全て“１”に
クリアされるが、上記構成のような固定データセルでは
トランジスタの構造でデータを記憶しているため、クリ
アされることはない。
【００２５】ビット線には通常のプログラム可能ＥＰＲ
ＯＭセル同様、その出力部のドレイン拡散部分19がコン
タクトホール18より接続されているため、全てのビット
線が同様の容量を有し、例えばコンタクトの有無などで
固定データセルを実現した場合に比べて動作スピードの
差が縮小される。
ＯＭセル同様、その出力部のドレイン拡散部分19がコン
タクトホール18より接続されているため、全てのビット
線が同様の容量を有し、例えばコンタクトの有無などで
固定データセルを実現した場合に比べて動作スピードの
差が縮小される。
【００２６】上記実施例の構成によれば、固定プログラ
ムデータ用メモリセル領域と他のプログラム可能メモリ
セル領域が隣接して配置されるため、デコーダ、読出し
回路等の共有化ができ、最小限の面積増加で済む。かつ
２つのメモリセル領域は同時に読出されることのないよ
うアレイ選択回路により制御されるため、各々の動作に
支障を与えない。
ムデータ用メモリセル領域と他のプログラム可能メモリ
セル領域が隣接して配置されるため、デコーダ、読出し
回路等の共有化ができ、最小限の面積増加で済む。かつ
２つのメモリセル領域は同時に読出されることのないよ
うアレイ選択回路により制御されるため、各々の動作に
支障を与えない。
【００２７】また、共に同一ビット線にメモリセル出力
部が接続されるため、どのビット線も同一容量を有し、
動作スピードに影響を与えることがない。また、プログ
ラム可能メモリセルとは異なる手段で不揮発的、かつ外
部プログラム操作、消去操作でのデータが破壊されるこ
とがなく、完全な固定プログラムデータ読出し専用不揮
発性メモリとして機能する。
部が接続されるため、どのビット線も同一容量を有し、
動作スピードに影響を与えることがない。また、プログ
ラム可能メモリセルとは異なる手段で不揮発的、かつ外
部プログラム操作、消去操作でのデータが破壊されるこ
とがなく、完全な固定プログラムデータ読出し専用不揮
発性メモリとして機能する。
【００２８】図５〜図７はプログラム可能メモリセル
（図１のメモリセルアレイ2 ）としてランダムアクセメ
モリ（ＲＡＭセル）を用いた場合であり、ＲＡＭセル及
びこのＲＡＭセルに対して隣接する固定情報セルアレイ
の構成例を示す。
（図１のメモリセルアレイ2 ）としてランダムアクセメ
モリ（ＲＡＭセル）を用いた場合であり、ＲＡＭセル及
びこのＲＡＭセルに対して隣接する固定情報セルアレイ
の構成例を示す。
【００２９】図５（ａ）は通常のＲＡＭセルを示す回路
図、図５（ｂ）はそのパターン平面図を示す。ゲートが
行選択線ＲＯＷに接続されたそれぞれのトランスファト
ランジスタＴｒ1 ，Ｔｒ2 の一端が相補なビット線Ｂ
Ｌ，ＢＢＬに接続されている。Ｔｒ1 ，Ｔｒ2 の他端は
それぞれインバータＩＶ1 ，ＩＶ2 相互の入出力端が接
続されフリップフロップを構成する。
図、図５（ｂ）はそのパターン平面図を示す。ゲートが
行選択線ＲＯＷに接続されたそれぞれのトランスファト
ランジスタＴｒ1 ，Ｔｒ2 の一端が相補なビット線Ｂ
Ｌ，ＢＢＬに接続されている。Ｔｒ1 ，Ｔｒ2 の他端は
それぞれインバータＩＶ1 ，ＩＶ2 相互の入出力端が接
続されフリップフロップを構成する。
【００３０】図５（ｂ）において、ＩＶ1 （ＩＶ2 ）は
ＰチャネルＭＯＳトランジスタＰ1（Ｐ2 ）、Ｎチャネ
ルＭＯＳトランジスタＮ1 （Ｎ2 ）から構成されるＣＭ
ＯＳインバータからなり、破線の拡散領域とゲートとし
ての配線が交差する箇所に斜線を引いて表されている。
コンタクト部分は四角で示した。Ｐ1 ，Ｐ2 のソースに
は電源線ＶＣが、Ｎ1 ，Ｎ2 のソースには接地線ＧＮＤ
が接続されている。
ＰチャネルＭＯＳトランジスタＰ1（Ｐ2 ）、Ｎチャネ
ルＭＯＳトランジスタＮ1 （Ｎ2 ）から構成されるＣＭ
ＯＳインバータからなり、破線の拡散領域とゲートとし
ての配線が交差する箇所に斜線を引いて表されている。
コンタクト部分は四角で示した。Ｐ1 ，Ｐ2 のソースに
は電源線ＶＣが、Ｎ1 ，Ｎ2 のソースには接地線ＧＮＤ
が接続されている。
【００３１】図６（ａ）は固定情報セルアレイのうちの
“１”固定データセルを示す回路図、図６（ｂ）はその
パターン平面図を示す。図５に比べてインバータＩＶ1
の入力端は接地（ＧＮＤ）され、ＩＶ2 の入力端は電源
（ＶＣ）に接続される。
“１”固定データセルを示す回路図、図６（ｂ）はその
パターン平面図を示す。図５に比べてインバータＩＶ1
の入力端は接地（ＧＮＤ）され、ＩＶ2 の入力端は電源
（ＶＣ）に接続される。
【００３２】図７（ａ）は固定情報セルアレイのうちの
“０”固定データセルを示す回路図、図７（ｂ）はその
パターン平面図を示す。図５に比べてインバータＩＶ1
の入力端は電源（ＶＣ）に接続され、ＩＶ2 の入力端は
接地（ＧＮＤ）される。
“０”固定データセルを示す回路図、図７（ｂ）はその
パターン平面図を示す。図５に比べてインバータＩＶ1
の入力端は電源（ＶＣ）に接続され、ＩＶ2 の入力端は
接地（ＧＮＤ）される。
【００３３】このように、ＲＡＭに構成する固定データ
セルの場合、セル内部の結線を通常ＲＡＭセルと異なら
せることによって、回路的に固定データの読出しを可能
とする。もちろんこの状態では固定データセルに書込む
ことも不可能で、かつ電源電圧によらず、結線でデータ
保存しているため、不揮発性メモリとして働く。ビット
線負荷容量も通常セルと同様のセルデータ出力回路、セ
ル内インバータ出力回路が接続されるため、固定データ
セルの記憶状態によらず、ビット線負荷容量は一定値と
なり、動作スピード差に影響しない。
セルの場合、セル内部の結線を通常ＲＡＭセルと異なら
せることによって、回路的に固定データの読出しを可能
とする。もちろんこの状態では固定データセルに書込む
ことも不可能で、かつ電源電圧によらず、結線でデータ
保存しているため、不揮発性メモリとして働く。ビット
線負荷容量も通常セルと同様のセルデータ出力回路、セ
ル内インバータ出力回路が接続されるため、固定データ
セルの記憶状態によらず、ビット線負荷容量は一定値と
なり、動作スピード差に影響しない。
【００３４】上記各実施例回路によれば、外部からの電
気的操作等によりデータ破壊されることなく、最小の面
積増加で操作スピード等の保証された固定プログラムデ
ータメモリを構成することができる。
気的操作等によりデータ破壊されることなく、最小の面
積増加で操作スピード等の保証された固定プログラムデ
ータメモリを構成することができる。
【００３５】また、この発明の構成によれば、プログラ
ム可能メモリのタイプ（不揮発性／揮発性）を問わず、
固定プログラムデータメモリセルを構成することができ
る。従って、例えばマイクロコンピュータ用集積回路装
置のシステム構成に依存することなく構成できる。この
ため、同一基板上にマイクロコンピュータ用集積回路を
有する場合にこの発明を用いることによって、全体的に
わずかな占有面積で高速動作を実現し易くなる。
ム可能メモリのタイプ（不揮発性／揮発性）を問わず、
固定プログラムデータメモリセルを構成することができ
る。従って、例えばマイクロコンピュータ用集積回路装
置のシステム構成に依存することなく構成できる。この
ため、同一基板上にマイクロコンピュータ用集積回路を
有する場合にこの発明を用いることによって、全体的に
わずかな占有面積で高速動作を実現し易くなる。
【００３６】また、上記各実施例以外にもマスクＲＯＭ
セル領域への隣接、ＥＥＰＲＯＭセル領域への隣接が可
能で、固定プログラムデータセルの構造も構造的、内部
的、内部結線的に不揮発性でかつビット線容量を乱さな
い方法であればいかなる方法でも実施可能である。
セル領域への隣接、ＥＥＰＲＯＭセル領域への隣接が可
能で、固定プログラムデータセルの構造も構造的、内部
的、内部結線的に不揮発性でかつビット線容量を乱さな
い方法であればいかなる方法でも実施可能である。
【００３７】
【発明の効果】以上説明したようにこの発明によれば、
次のような利点を有した固定情報を内蔵させた半導体集
積回路が提供できる。第１に、ビット線から見て固定デ
ータセルの記憶内容によらず、負荷容量が一定のため動
作スピードが一定であり、読出し回路等の最適化がし易
い。
次のような利点を有した固定情報を内蔵させた半導体集
積回路が提供できる。第１に、ビット線から見て固定デ
ータセルの記憶内容によらず、負荷容量が一定のため動
作スピードが一定であり、読出し回路等の最適化がし易
い。
【００３８】第２に、別個に実現した場合に比べ、隣接
しているため、デコーダや読出し回路等が共有化でき、
占有面積の最小化が図れる。第３に、通常のプログラム
可能メモリセルと異なり、構造もしくは結線等でプログ
ラムされるため、不揮発性を有する完全な固定プログラ
ムデータ読出し専用のメモリとして機能する。
しているため、デコーダや読出し回路等が共有化でき、
占有面積の最小化が図れる。第３に、通常のプログラム
可能メモリセルと異なり、構造もしくは結線等でプログ
ラムされるため、不揮発性を有する完全な固定プログラ
ムデータ読出し専用のメモリとして機能する。
【００３９】第４に、選択ロジック（アレイ選択回路）
により排他的にアクセスされるため、互いの動作に影響
を与えない。第５に、プロセスにおける追加、変更が必
要ない。第６に、外部からの電気的操作によっても破壊
されない。
により排他的にアクセスされるため、互いの動作に影響
を与えない。第５に、プロセスにおける追加、変更が必
要ない。第６に、外部からの電気的操作によっても破壊
されない。
【図１】この発明の一実施例による構成を示す回路ブロ
ック図。
ック図。
【図２】（ａ），（ｂ）はそれぞれＥＰＲＯＭを利用し
たこの発明に係る固定情報セルの構成を示すパターン平
面図。
たこの発明に係る固定情報セルの構成を示すパターン平
面図。
【図３】（ａ），（ｂ）はそれぞれ図２中の３Ａ−３Ａ
線、３Ｂ−３Ｂ線に沿う断面図。
線、３Ｂ−３Ｂ線に沿う断面図。
【図４】（ａ），（ｂ）はそれぞれ図２中の４Ａ−４Ａ
線、４Ｂ−４Ｂ線に沿う断面図。
線、４Ｂ−４Ｂ線に沿う断面図。
【図５】プログラム可能メモリセルとしてランダムアク
セメモリを利用した場合の１個のＲＡＭセルの構成を示
す回路図及びパターン平面図。
セメモリを利用した場合の１個のＲＡＭセルの構成を示
す回路図及びパターン平面図。
【図６】この発明に係るＲＡＭセル構成の固定情報セル
アレイのうちの“１”固定データセルを示す回路図及び
パターン平面図。
アレイのうちの“１”固定データセルを示す回路図及び
パターン平面図。
【図７】この発明に係るＲＡＭセル構成の固定情報セル
アレイのうちの“０”固定データセルを示す回路図及び
パターン平面図。
アレイのうちの“０”固定データセルを示す回路図及び
パターン平面図。
1…固定情報セルアレイ、 2…メモリセルアレイ、 3…
ロウデコーダ、 4…カラムデコーダ、 5…カラム選択回
路、 6…出力回路、 7…アレイ選択回路、11…半導体基
板、12…フィールド酸化膜、13…ゲート酸化膜、14…第
１ポリシリコン層、15…第２ポリシリコン層、16…層間
絶縁膜、17…ビット線、18…コンタクトホール、19…ド
レイン拡散部分。
ロウデコーダ、 4…カラムデコーダ、 5…カラム選択回
路、 6…出力回路、 7…アレイ選択回路、11…半導体基
板、12…フィールド酸化膜、13…ゲート酸化膜、14…第
１ポリシリコン層、15…第２ポリシリコン層、16…層間
絶縁膜、17…ビット線、18…コンタクトホール、19…ド
レイン拡散部分。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 中田 繁治 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (3)
- 【請求項１】 装置内部もしくは外部からの電気的操作
によりプログラム可能な第１のメモリセルアレイ領域
と、 前記第１のメモリセルアレイ領域に隣接しかつビット線
を第１のメモリセルアレイと共有して配置され、予め第
１のメモリセルアレイ領域内のセルのプログラム手段と
は異なる手段により不揮発性メモリとしてプログラムさ
れた電気的操作によりプログラム不可能な第２のメモリ
セルアレイ領域と、 前記第１、第２のメモリセルアレイ領域を排他的に選択
するメモリセルアレイ選択回路とを具備したことを特徴
とする半導体集積回路装置。 - 【請求項２】 前記第１、第２のメモリセルアレイ領域
内のセルは電気的プログラム可能なＥＰＲＯＭセルによ
り構成され、前記第２メモリセルアレイ領域における不
揮発性プログラム手段として、トランジスタを構成すべ
きゲート酸化膜領域にゲート酸化膜厚より厚い酸化膜を
配し、実質的にトランジスタ機能をなくした第１のデー
タ保持構造と、前記第１メモリセルアレイ領域内のセル
と同等の構造を有する第２のデータ保持構造の２種類を
用いることを特徴とする請求項１記載の半導体集積回路
装置。 - 【請求項３】 前記第１メモリセルアレイ領域内のセル
は電気的に書き替え可能な揮発性ＲＡＭセルにより構成
され、前記第２メモリセルアレイ領域内のセルは第１メ
モリセルアレイ領域内のセルの内部結線を異ならせたこ
とを特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33907892A JPH06187789A (ja) | 1992-12-18 | 1992-12-18 | 半導体集積回路装置 |
| US08/167,152 US5420817A (en) | 1992-12-18 | 1993-12-16 | Semiconductor integrated circuit device comprising memory area in which structurally different memory cells are included |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33907892A JPH06187789A (ja) | 1992-12-18 | 1992-12-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187789A true JPH06187789A (ja) | 1994-07-08 |
Family
ID=18324053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33907892A Pending JPH06187789A (ja) | 1992-12-18 | 1992-12-18 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5420817A (ja) |
| JP (1) | JPH06187789A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030269A (ja) * | 2012-11-08 | 2013-02-07 | Spansion Llc | 不揮発性記憶装置 |
| WO2024176059A1 (ja) * | 2023-02-24 | 2024-08-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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|---|---|---|---|---|
| US6426673B2 (en) * | 1997-07-30 | 2002-07-30 | Programmable Silicon Solutions | High performance integrated radio frequency circuit devices |
| US6535034B1 (en) * | 1997-07-30 | 2003-03-18 | Programmable Silicon Solutions | High performance integrated circuit devices adaptable to use lower supply voltages with smaller device geometries |
| US5991194A (en) * | 1997-10-24 | 1999-11-23 | Jigour; Robin J. | Method and apparatus for providing accessible device information in digital memory devices |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
| JP2004103128A (ja) * | 2002-09-10 | 2004-04-02 | Renesas Technology Corp | 半導体メモリおよび半導体メモリ書き込み制御装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4419747A (en) * | 1981-09-14 | 1983-12-06 | Seeq Technology, Inc. | Method and device for providing process and test information in semiconductors |
| US4451903A (en) * | 1981-09-14 | 1984-05-29 | Seeq Technology, Inc. | Method and device for encoding product and programming information in semiconductors |
| JPS62121979A (ja) * | 1985-11-22 | 1987-06-03 | Mitsubishi Electric Corp | 集積回路メモリ |
| JPH01263992A (ja) * | 1988-04-13 | 1989-10-20 | Toshiba Corp | 半導体集積回路 |
| US4964078A (en) * | 1989-05-16 | 1990-10-16 | Motorola, Inc. | Combined multiple memories |
-
1992
- 1992-12-18 JP JP33907892A patent/JPH06187789A/ja active Pending
-
1993
- 1993-12-16 US US08/167,152 patent/US5420817A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030269A (ja) * | 2012-11-08 | 2013-02-07 | Spansion Llc | 不揮発性記憶装置 |
| WO2024176059A1 (ja) * | 2023-02-24 | 2024-08-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5420817A (en) | 1995-05-30 |
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