JPH0619206Y2

JPH0619206Y2 - 集積回路

Info

Publication number: JPH0619206Y2
Application number: JP1985187810U
Authority: JP
Inventors: 俊一徳田
Original assignee: 日本電気アイシ−マイコンシステム株式会社
Priority date: 1985-12-04
Filing date: 1985-12-04
Publication date: 1994-05-18
Anticipated expiration: 2000-12-04
Also published as: JPS6295321U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、相補型金属酸化膜半導体（以下ＣＭＯＳと称
する）にて構成される集積回路に関し、特に発振回路を
内蔵した集積回路に関する。

〔従来の技術〕

一般にこの種の発振回路はインバータと帰還抵抗により
構成され、水晶振動子を接続する事により水晶発振回路
として動作し、主にマイクロコンピュータなどの情報処
理装置に内蔵され、情報処理装置の動作の基準となるク
ロック信号を発生する。近年これら情報処理装置は、低
消費電力化を計るためＣＭＯＳ集積回路で構成される事
が一般的であり、さらに尚一層の低消費電力化を計るた
めに発振回路の発振動作を停止させるいわゆるスタンバ
イ機能を有するものがある。第３図にそのスタンバイ機
能を実現するための手段を備えた、従来の発振回路の一
例を示す。第３図において１は発振回路を内蔵するマイ
クロコンピュータなどのＣＭＯＳ集積回路、２はＰチャ
ンネルＭＯＳトランジスタ（以下「ＰＭＯＳ」と称す
る）Ｑ_１及びＮチャンネルＭＯＳトランジスタ（以下
「ＮＭＯＳ」と称する）Ｑ_２にて構成されるインバー
タ、３は帰還抵抗、１８はスタンバイ信号線、１９はイ
ンバータ、８及び２０は共にトランスファゲート、４は
インバータ２、帰還抵抗３、インバータ１９、トランス
ファゲート８及び２０により構成される発振回路、５は
発振回路４で発生されるクロック信号を使用するマイク
ロコンピュータなどの内部主回路、６及び７は外部接続
端子、１３は水晶振動子、１４及び１５はコンデンサで
ある。この場合発振回路４及び水晶振動子１３、コンデ
ンサ１４及び１５にて、水晶発振回路が構成される。通
常スタンバイ信号線１８はLow電位となっているために
トランスファゲート２０は非導通状態（以下オフ状態と
称する）、トランスファゲート８は導通状態（以下オン
状態と称する）であるためインバータ２においてその出
力が帰還抵抗３により入力へ帰還される事となり、水晶
発振回路として動作が可能となる。又スタンバイ状態に
おいてはスタンバイ信号線１８がHigh電位であるために
トランスファゲート２０はオン状態、トランスファゲー
ト８はオフ状態となる。よってインバータ２において帰
還抵抗３による帰還が行われなくなると共に、その入力
はＧＮＤに接続される為、発振回路４の出力はHigh電位
となると共にその発振が停止する。なお、このスタンバ
イ信号は本説明内容と直接関係ないため、以下Low電位
であるものとしてあつかい、特に必要な場合を除いて以
後の説明において省略するものとする。

次に第４図は内部主回路５で使用されるクロック信号を
外部より入力する場合の構成例で、この場合水晶振動子
は不要となり、また、インバータ２を入力バッファとし
て用いるために外部からのクロック信号を端子７に供給
する。第４図において、１６は外部クロックを発生する
外部回路に含まれる出力段のインバータで、PMOS Ｑ_７
及びNMOS Ｑ_８で構成される。今、インバータ１６にお
いて、NMOS Ｑ_８のみがオン状態で端子７に接続される
外部信号がLow電位であると仮定すると、インバータ２
においてはPMOS Ｑ_１のみがオン状態となりHigh電位が
出力される。しかし、この時インバータ２の入力と出力
が帰還抵抗３により接続されるために、この時点でLow
電位であるべきインバータ２の入力はある程度上昇しHi
gh電位であるべきインバータ２の出力は、ある程度低下
して平衡状態となる。この時インバータ２の出力電位低
下の度合いによっては内部主回路５におけるインバータ
２の出力を入力とする論理素子がHigh電位と正確に認識
不可能となり誤動作する可能性がある。ここで、NMOS
Ｑ_８の平衡状態におけるオン抵抗値をＲ_８・PMOS Ｑ_１
の平衡状態における抵抗値をＲ_１，トランスファゲート
８のオン抵抗値をＲ_ｔ，帰還抵抗３の抵抗値をＲとした
場合、Low電位であるべきインバータ２の入力をV_IL、さ
らにHigh電位であるべきインバータ２の出力をV_OHとす
ると、それぞれ次の様に表わされる。

これとは逆にインバータ１６においてPMOS・Ｑ_７のみが
オン状態で端子７に接続される外部信号がHigh電位であ
ると仮定した場合、前の例と同様に、帰還抵抗３の影響
により、High電位であるべき、インバータ２の入力はあ
る程度減少し、Low電位であるべきインバータ２の出力
はある程度上昇して平衡状態となる。この時インバータ
２の出力電位低下の度合いによっては、内部主回路５に
おけるインバータ２の出力を入力とする論理素子がLow
電位と正確に認識不可能となり誤動作する可能性があ
る。ここでPMOS・Ｑ_７の平衡状態における、オン抵抗値
をＲ_７・NMOS・Ｑ_２の平衡状態における抵抗値をＲ_２、
High電位であるべきインバータ２の入力をV_IH、さらにL
ow電位であるべきインバータ２の出力をV_OL、以下Ｒ_ｔ
及びＲは前の例と同様とすると、次の様に表わされる。

以上の様な、帰還抵抗３の影響による誤動作を防止する
ために、従来は第５図に示すインバータ１０及びインバ
ータ１１の様な外付インバータを必要としていた。

以下に第５図の説明を行う。なお第４図と同一符号は同
一回路を示す。１０はPMOS・Ｑ_３及びNMOS・Ｑ_４にて構
成されるインバータで、共にドライブ能力の大きいすな
わちオン抵抗の小さいインバータである。第５図におい
て発振回路４に内蔵されるインバータ２と並列となる様
に、ＣＭＯＳ集積回路１の外部にインバータ１０を接続
し、間接的にインバータ２を構成するPMOS Ｑ_１及びNM
OS Ｑ_２の各トランジスタのドライブ能力を能力を向上
させる事により、インバータ２における帰還抵抗３の影
響による出力電位振幅の減少を抑制している。これは、
先に導いた第２式においてPMOS・Ｑ_１の平衡時のオン抵
抗値であるＲ_１が減少するに伴って、本来High電位であ
るべきインバータ２の出力V_OHがV_DDに近くなる事、及
び、同じく第４式においてNMOS・Ｑ_２の平衡時のオン抵
抗値であるＲ_２が減少するに伴って、本来Low電位であ
るべきインバータ２の出力V_OLが零に近くなる事によっ
て証明出来る。さらに、先に説明した第４図においてイ
ンバータ１６を構成するPMOS Ｑ_７及びNMOS・Ｑ_８の各
トランジスタのドライブ能力が低く、そのオン抵抗が高
かった場合、第１式において、Ｒ_８が増加しその結果、
本来Low電位であるべきインバータ２の入力V_ILがある程
度上昇し、又、第２式においてはＲ_７が増加し、その結
果本来High電位であるべきインバータ２の入力V_IHがあ
る程度減少してしまう。この様に従来インバータ１６を
構成するPMOS・Ｑ_７及びNMOS Ｑ_８の各トランジスタの
ドライブ能力が充分でない場合、インバータ２の出力電
位振幅は前に説明した帰還抵抗３による影響の他にイン
バータ１６のドライブ能力不足による影響も受けるため
に、さらに低下し誤動作する可能性がさらに増加してし
まう。よって従来は第５図に示す様にインバータ１６の
出力を一端ドライブ能力の充分なインバータ１１に入力
した後、その出力を端子７に入力しなければならなかっ
た。

〔考案が解決しようとする問題点〕

ＣＭＯＳ集積回路に内蔵される従来の発振回路におい
て、水晶振動子を接続する事により、水晶発振回路を構
成しその出力を内部回路でクロック信号として使用する
場合、特に問題はない。しかし発振回路におけるインバ
ータを前述のように入力バッファとして外部クロックを
入力し、その出力を内部回路におけるクロック信号とし
て使用する場合発振回路に内蔵される帰還抵抗の影響に
より発振回路の出力レベル振幅が減少してしまいその出
力を使用する内部回路が誤動作する可能性があった。よ
って従来は外部にドライブ能力の大きなインバータを接
続する事によりそれを改善していた。一方インバータ素
子は複数個を１つのパッケージに封入したＩＣ（Integr
ated Curcuit）として市販されており、この様なインバ
ータを必要とする場合には、このパッケージを配置する
スペースが必要である。パッケージは一般にプリント基
板に装着されプリント基板のスペースを広くしなければ
ならず、コスト的に不利であり又、I.C.の購入コストが
かかるという欠点もある。そこで本考案は以上の欠点を
解決し外部クロックを使用する場合においても、外部に
インバータを接続する事なく正常な動作が得られる発振
回路を内蔵した集積回路を提供する事にある。

〔課題を解決するための手段〕

かかる目的のために、本考案の集積回路は、発振素子を
接続して発振信号を得る第１の動作モードと外部からの
クロック信号にもとづき信号を得る第２の動作モードと
のいずれかを指定する第３の端子を有しており、さら
に、帰還ループ内のスイッチを第１の動作モードのとき
はスタンバイ状態か通常状態かに応じて制御し、一方、
第２の動作モードのときはいずれかの状態にかかわらず
開成するようにしている。

〔実施例〕

次に本考案について図面を参照して説明する。第１図及
び第２図は本考案の一実施例である。第１図は従来例第
３図と対応しており、第３図と同一符号は同一回路を示
す。９は外部端子、１７は２入力ＮＯＲで、ゲートの一
方がスタンバイ信号線１８に接続され、他方が外部端子
９に接続されている。第１図に示す様に、この発振回路
を水晶発振回路として使用する場合外部端子９をLow電
位に保つ事によって、インバータ２における出力が帰還
抵抗３を介してその入力に接続され水晶発振が可能とな
る。

次に第２図は従来例第４図と対応しており、第４図及び
第１図と同一符号は、同一回路を示す。この第４図の様
にこの発振回路を一種の入力バッファ回路として、外部
クロックを入力する場合においては、外部端子９をHigh
電位に保つ事でＮＯＲゲート１７の出力はLow電位とな
り、トランスファゲート８はオフ状態となる。従ってイ
ンバータ２から帰還抵抗３が除去される事となるので、
インバータ２の入力レベルは完全に外部端子７の電圧レ
ベルにより制御される事になる。つまり帰還抵抗３の影
響によるインバータ２の出力電位振幅の減少を防ぐ事が
出来るので、従来例第５図におけるインバータ１０及び
インバータ１１の様な外付インバータを必要としない
で、正常な動作が実現出来る。

〔考案の効果〕以上の説明で明かな様に本考案によれば帰還抵抗を内蔵
した発振回路に外部クロックを入力して使用する場合に
も従来の様に外部にインバータを付加する事なく帰還抵
抗の影響による出力レベル振幅の減少を完全に除去出来
る。よって従来に比べコスト的及びスペース的にその効
果は大きい。又特にスタンバイ機能を有する手段として
第３図におけるトランスファゲート８の様に帰還抵抗の
働きを制御する回路をすでに内蔵している場合、この制
御回路を外部から操作出来る様にするだけで本考案を実
現出来るためにわずかな回路の変更で済ませることがで
きるので、特に製造コストの上昇を招かない。従ってト
ータルとしての最終コストの引き下げに対する効果は非
常に大なるものがある。

【図面の簡単な説明】

第１図及び第２図は本考案による発振回路を示す回路
図。第３図及び第４図，第５図は従来の発振回路を示す
回路図。１……発振回路を内蔵するＣＭＯＳ集積回路、２，１
０，１１，１６……インバータ、３……帰還抵抗、４…
…発振回路、５……内部主回路、６，７，９，１２……
端子、８，２０……トランスファゲート、１３……水晶
振動子、１４，１５……コンデンサー、１７……ＮＯＲ
回路、１８……スタンバイ信号線、Ｑ_１，Ｑ_３，Ｑ_５，
Ｑ_７……Ｐチャンネル・ＭＯＳトランジスタ（ＰＭＯ
Ｓ）、Ｑ_２，Ｑ_４，Ｑ_６，Ｑ_８……Ｎチャンネル・ＭＯ
Ｓトランジスタ（ＮＭＯＳ）。

Claims

【実用新案登録請求の範囲】

【請求項１】第１、第２および第３の端子と、前記第１
および第２の端子に入力および出力がそれぞれ接続され
たインバータと、このインバータの入出力間に接続され
た帰還抵抗およびスイッチ手段の直列回路と、制御信号
を受けこの信号が通常動作状態を指定するときは前記ス
イッチ手段を閉成せしめ、スタンバイ状態を指定すると
きは前記スイッチ手段を開成せしめるとともに前記イン
バータの出力を所定電位レベルに保持せしめる制御手段
とを備える集積回路であって、第１の動作モードのとき
は前記第１および第２の端子間に集積回路外部において
接続された発振素子により前記インバータの出力に発振
信号を発生し、第２の動作モードのときは前記第１の端
子に集積回路外部から供給されるクロック信号にもとづ
き前記インバータの出力にクロック信号を発生する集積
回路において、前記第３の端子のレベルにより前記第１
の動作モードか又は前記第２の動作モードを指定するよ
うになし、かつ、前記第３の端子のレベルが前記第１の
動作モードを指定するときは前記スイッチ手段の開閉を
前記制御信号にもとづき制御し、前記第２の動作モード
を指定するときは前記制御信号にかかわらず前記スイッ
チ手段を開成せしめるゲート回路を設けたことを特徴と
する集積回路。