JPH0619220Y2

JPH0619220Y2 - 同一電圧発生装置

Info

Publication number: JPH0619220Y2
Application number: JP5856088U
Authority: JP
Inventors: 武見湯本
Original assignee: Pioneer Corp
Current assignee: Pioneer Corp
Priority date: 1988-05-02
Filing date: 1988-05-02
Publication date: 1994-05-18
Anticipated expiration: 2003-05-02
Also published as: JPH01162943U

Description

【考案の詳細な説明】〔産業上の利用分野〕本考案は、与えられた電圧と同一の電圧を発生する同一
電圧発生装置に関するものである。

〔従来の技術〕

この種の装置は、例えばＰＬＬを用いたシンセサイザチ
ューナにおいて、ＰＬＬブロックからの高調波の影響を
排除し、またチューニング電圧のリップルを排除し、Ｓ
／Ｎ、音質を改善するために、放送局受信時にＰＬＬの
動作を停止し、その代わりにＰＬＬによって発生された
チューニング電圧と同じ電圧を発生するのに利用され
る。

第５図はこの種の装置を利用したシンセサイザチューナ
の一例を示すブロック図であり、図中１はアンテナ、２
はフロントエンド（ＦＥ）であり、フロントエンド２は
アンテナ入力（ＡＮＴ）２ａ、高周波増幅回路（ＲＦ）
２ｂ、ミキサ回路（ＭＩＸ）２ｃ及び局部発振回路２ｄ
からなり、局部発振回路２ｄは電圧制御発振器（ＶＣ
Ｏ）からなっている。３は中間周波・検波回路、４はＦ
Ｍマルチプレクサ回路であり、ＦＭマルチプレクサ回路
４の出力にＬ及びＲチャンネルの信号が出力される。

５は位相比較回路（ＰＣ）、６はローパスフィルタ（Ｌ
ＰＦ）、７はプログラマブル分周回路、８は基準発振器
であり、これらはフロントエンド２の局部発振回路２ｄ
のＶＣＯと共にフェーズロックドループ（ＰＬＬ）を構
成していて、局部発振回路２ｄの発振周波数は、分周回
路７によって分周された基準発振器８の発振周波数にロ
ックされる。

９はプログラマブル分周回路７の分周比を設定するデー
タを出力ポートＯ_１に送出するマイクロコンピュータ
（μＣＯＮ）であり、これは図示しないＲＯＭ，ＲＡＭ
を有し、予め定められた制御プログラムに従って動作す
る。１０は、選局などのキーを有する操作キー部であ
る。

以上は、従来一般のシンセサイザチューナを構成し、操
作キー１０の操作によって選局を行うと、μＣＯＮ９は
該選局に応じた分周比データを出力ポートＯ_１に出力
し、分周回路７の分周比を設定する。これにより分周回
路７の出力には、該分周比で基準発振器８の発振出力を
分周された信号が送出され、これが位相比較回路５の一
方の入力に供給される。位相比較回路５は、他方の入力
に供給される局部発振回路２ｄのＶＣＯからの信号と一
方の入力に分周回路７から供給される信号の位相を比較
し、その差に応じた位相差電圧を発生する。この位相差
電圧はＬＰＦ６によりＤＣ成分となり、ＶＣＯに制御電
圧として与えられ、このことによりＶＣＯは一定の発振
周波数になるように制御される。上記制御電圧はアンテ
ナ入力回路２ａ及びＲＦ増幅回路２ｂの同調回路にもチ
ューニング電圧として与えられる。

上述した構成において、ＰＬＬとμＣＯＮにそれぞれク
ロック発生回路としての発振回路があるため、両発振回
路が発生する信号の高調波が発生し、その周波数が受信
帯域内に入るとビートが発生する。またＰＬＬでは、受
信周波数によってＰＬＬ振動ノイズなどが発生し、音質
を悪化させる問題もある。これはチューナが受信動作終
了した後もＰＬＬが動作し続けるからである。

そこで、第５図のシンセサイザチューナには、受信動作
終了後はＰＬＬの動作を停止し、その代わりＰＬＬで発
生した制御電圧と同じ電圧を発生するための回路が組み
込まれている。

すなわち、操作キー部１０にはサイレント動作モード選
択キー１０ａが設けられており、該モード選択キー１０
ａの操作に応じてμＣＯＮ９がその出力ポートＯ_２にリ
セッパルスを送出し、これをカウンタ１１に印加すると
共に、その出力ポートＯ_３にクロックパルスを送出し、
これをカウンタ１１に印加する。カウンタ１１はリセッ
ト後のクロックパルスを計数し、その計数値をデジタル
アナログ（Ｄ／Ａ）変換器１２に供給する。Ｄ／Ａ変換
器１２はカウンタ１１の計数値をアナログ電圧信号に変
換し、これをＬＰＦ１３を介してコンパレータ１４の−
入力に供給する。コンパレータ１４はその＋入力にＶＣ
Ｏの制御電圧が印加されていて、ＬＰＦ１３の出力電圧
がＬＰＦ６の出力電圧と等しくなると、その出力がＨか
らＬレベルに立下がる。

コンパレータ１４の出力がＬレベルに立下がると、これ
に応じてμＣＯＮ９は出力ポートＯ_３からのクロックパ
ルスの送出を停止すると共に、出力ポートＯ_４を例えば
Ｈレベルに立上げ、これにより切換スイッチ１５を図示
の状態から破線の状態に切り換えると共に、オン・オフ
スイッチ１６をオフにする。上記クロックパルスの送出
停止により、カウンタ１１にはＬＰＦ６の出力の制御電
圧に対応するデジタル値の計数値が保持され、また切換
スイッチ１５の切り換えにより、カウンタ１１の計数値
をアナログに変換した電圧がＬＰＦ１３を介してＶＣＯ
２ｄに印加されるようになると共に、スイッチ１６のオ
フによりＰＬＬの基準発振器８の発振が停止される。

従って、以後、ＶＣＯの制御電圧としてはカウンタ１１
の計数値をＤ／Ａ変換したものがＬＰＦ１３及び切換ス
イッチ１５を介して供給され、この電圧によって、ＰＬ
Ｌがロックした状態と同じ状態で受信を行うことができ
るようになり、しかもＰＬＬがその動作を停止している
ため、フロントエンド２は何ら影響を受けることなく動
作をし続けることができる。

〔考案が解決しようとする課題〕

上述した従来の構成では、Ｄ／Ａ変換器１２の出力にＬ
ＰＦ１５があるため、このＬＰＦ１５の応答の遅れによ
り、実際にカウンタ１１に保持される計数値は目標とす
るＬＰＦ６の出力電圧と等しい電圧に対応する値となら
ず、目標値より大きな値となってしまう。

このようなことがないようにするには、μＣＯＮ９が送
出するクロックパルスを低速パルスにすればよいが、こ
のようにするとモード選択操作から実際にモードが切り
換わるまでに時間がかかり過ぎるという別の問題が生じ
るようになる。

また、他の方法として、カウンタ１１にアップダウンカ
ウンタを使用し、コンパレータ１４の出力が反転してか
ら低速パルスでダウンカウンタすることも考えられる
が、このようにすると、高価なアップダウンカウンタを
使用しなければならないためコスト高となるという問題
が生じる。

よって本考案は、あたえられた電圧と同じ電圧を高速か
つ正確に発生することのできる安価な同一電圧発生装置
を提供することを課題としている。

〔課題を解決するための手段〕

上記課題を解決するため本考案によりなされた同一電圧
発生装置は、第１図の基本構成図に示す如く、高速及び
低速のクロックパルスを選択的に発生するクロックパル
ス発生手段９ａと、該クロックパルス発生手段９ａから
のクロックパルスを計数する計数手段１１と、該計数手
段１１の計数値をアナログ電圧に変換するデジタルアナ
ログ変換手段１２と、該デジタルアナログ変換手段１２
からのアナログ電圧を通するローパスフィルタ手段１３
と、該ローパスフィルタ手段１３を通ったアナログ電圧
と与えられた電圧とを比較する比較手段１４と、前記計
数手段１１による高速クロックパルスの計数時、前記比
較手段１４の出力の反転に応じて前記計数手段１１の計
数値を一時記憶する記憶手段９と、前記計数手段１１の
計数値と前記記憶手段９ｂに記憶した計数値より所定値
小さい値とを比較し、両者の一致を検出する一致検出手
段９ｃとを備える。そして、同一電圧発生時、前記計数
手段１１に初期値からの高速クロックパルスの計数を開
始させ、前記アナログ比較手段１４の出力が反転した後
前記計数手段１１に初期値からの高速クロックパルスの
計数を再開させ、前記一致検出手段９ｃにより一致検出
により前記クロックパルス発生手段９ａに低速クロック
パルスを発生させ、その後の前記比較手段１４の出力の
反転により前記計数手段１１によるクロックパルスの計
数を停止し、該計数を停止した前記計数手段１１の計数
値を前記デジタルアナログ変換手段１２によりアナログ
電圧に変換し、該アナログ電圧を前記ローパスフィルタ
手段１３を介して出力する。

〔作用〕

以上の構成により、同一電圧発生時、クロックパルス発
生手段９ａが高速クロックパルスを発生し、計器手段１
１が該クロックパルスの計数を開始する。計数手段１１
の計数値はデジタルアナログ変換手段１２によりアナロ
グ電圧に変換され、該アナログ電圧がローパスフィルタ
手段１３を介して比較手段１４の一方の入力に印加れ、
ここで与えられた電圧と比較される。計数手段１１の計
数が進み、その計数値を変換したアナログ電圧が与えら
れた電圧以上になり、比較手段１４の出力が反転する
と、記憶手段９ｂがこのときの計数手段１１の計数値を
一時記憶すると共に、計数手段１１がクロックパルス発
生手段９ａからの高速クロックパルスの計数を初期値か
ら再開する。

その後、計数を再開した計数手段１１の計数値と記憶手
段９ｂに記憶した計数値より所定値小さい値とが一致検
出手段９ｃにより比較され、両者が一致すると、前記ク
ロックパルス発生手段９ａが低速クロックパルスが発生
され、これが前記計数手段１１により続けて計数され
る。そして、計数手段１１の計数値を変換したアナログ
電圧が比較手段１４において与えられた電圧と比較さ
れ、アナログ電圧が与えられた電圧以上になり、比較手
段１４の出力が反転すると、計数手段１１の計数が停止
され、計数値が一定値に保持される。この計数値は与え
られた電圧に対応し、これを変換したアナログ電圧がロ
ーパスフィルタ手段１３を介して出力される。

以上のように、計数手段１１の計数を途中まで高速で行
い、最終段階で低速で行うことにより、最初から低速で
行うものより高速で、かつ低速で行うものと同じ正確さ
で同一電圧を発生することができ、しかも計数手段は一
方向、すなわちアップ又はダウン計数できるものであれ
ばよいので安価である。

〔実施例〕

以下、本考案による実施例を図に基づいて説明する。

第２図は本考案による同一電圧発生装置を使用したシン
セサイザチューナを示すブロック図である。図中、第５
図について上述した従来のものと同等の部分には同一の
符号を付してある。第２図のシンセサイザチューナは、
μＣＯＮ９の入力ポートＩ_２にカウンタ１１の出力が入
力されている他、μＣＯＮ９の制御プログラムが異なる
ことを除いて、他は実質的に同一であるので、構成につ
いての説明を省略し、μＣＯＮ９が行う仕事を示す第３
図のフローチャート図を参照して動作を説明する。

μＣＯＮ９は電源投入に応じてその動作をスタートし、
その最初のステップＳ_１において、電源オフ直前の受信
局を選局するための処理を行う。この処理は例えば出力
ポートＯ_４をＬレベルにして切換スイッチ１５及びオン
・オフスイッチ１６を図中実線の状態にすると共に、出
力ポートＯ_１に電源オフ直前の受信局に対応する分周比
データを出力する。

ステップＳ_１の選局処理が終わった後ステップＳ_２に進
み、ここで操作キー部１０の次の操作があるか否かを判
定する。このステップＳ_２は判定がＹＥＳとなるまで繰
り返され、判定がＹＥＳとなるステップＳ_３に進み、こ
こでキー操作がサイレントモード選択キー１０ａの操作
であるか否か判定する。ステップＳ_３の判定がＮＯのと
きはステップＳ_１に戻り上述と同様の選局処理を行い、
判定がＹＥＳのときはステップＳ_４に進む。

ステップＳ_４では、出力ポートＯ_２にリセットパルスを
送出し、続くスッテプＳ_４において出力ポートＯ_３に高
速のクロックパルスを送出する。その後ステップＳ_６に
進み、ここで入力ポートＩ_１を監視し、該入力ポートＩ
_１がＨからＬレベルに立下っているか否かを判定する。
このステップＳ_６の判定がＮＯのときはステップＳ_５に
戻り、ステップＳ_６の判定がＹＥＳとなるまでステップ
Ｓ_５及びＳ_６を繰返し実行し、判定がＹＥＳとなるとス
テップＳ_７に進み、ここで入力ポートＩ_２に入力されて
いるカウンタ１１の出力を読み込み、これをμＣＯＮ９
中のＲＡＭの所定領域に格納する。

その後、ステップＳ_８に進み、ここで出力ポートＯ_２に
リセットパルスを送出してカウンタ１１をリセットし、
カウンタ１１に計数を０から再開させる。その後ステッ
プＳ_９に進み、ここで出力ポートＯ_３に高速クロックパ
ルスを出力してからＳ_１０に進む。Ｓ_１０においてはカ
ウンタ１１の計数値ＣとＲＡＭに格納した計数値Ｃ_ｏか
ら所定値Ｃ_ｘを引いた値とを比較してＣ_ｏ−Ｃ_ｘ＜Ｃと
なったか否かを判定し、判定がＮＯのときはステップＳ
_９に戻る。そしてこのステップＳ_１０の判定がＹＥＳと
なるまでＳ_９及びＳ_１０が繰返し実行される。判定がＹ
ＥＳとなると、ステップＳ_１１に進み、ここで出力ポー
トＯ_３に低速のクロックパルスを出力する。続いてステ
ップＳ_１２に進み、ここで入力ポートＩ_１の状態により
コンパレータ１４の出力を監視し、該入力ポートＩ_１が
ＨからＬレベルになったか否かの判定を行い、この判定
がＮＯのときはステップＳ_１１に戻り、以後ステップＳ
_１２の判定がＹＥＳとなるまでステップＳ_１１及びＳ
_１２を繰返し実行する。ステップＳ_１２の判定がＹＥＳ
となると、ステップＳ_１３に進み、ここで出力ポートＯ
_３からのパルス送出をストップすると共に、出力ポート
Ｏ_４をＨからＬレベルに立下げる。このことによって、
切換スイッチ１５が破線状態に切り換えられると共に、
オン・オフスイッチ１６がオフ状態にされる。このこと
により、カウンタ１１のそれまでの計数値をＤ／Ａ変換
器１２で変換した電圧がＬＰＦ１３、切換スイッチ１５
を介してフロントエンド２のチューニング電圧としてＶ
ＣＯ、アンテナ入力回路２ａ、ＲＦ増幅回路２ｂに供給
される。このときＰＬＬの基準発振器８は電源がオフさ
れているためＰＬＬのを動作は停止している。

上記ステップＳ_１３の後はステップＳ_２に戻り、操作キ
ー部１０の次のキー入力を持つ。

上述したステップＳ_１１において送出する低速のクロッ
クパルスとしては、ＬＰＦ１３の遅れを吸収できるに十
分な低速のものが使用されることは当然である。また、
上記所定値Ｃ_ｘとしては、ＬＰＦ１３の遅れによるカウ
ンタ１１の計数値のオーバ分よりも若干大きめな値が使
用される。

上述の動作によってＬＰＦ１３の出力に得られる電圧の
波形を示すと第４図に示すようになり、図中、時刻ｔ_１
はステップＳ_４、ｔ_２はステップＳ_８、ｔ_３はステップ
Ｓ_１１、ｔ_４はステップＳ_１２の実行タイミングにそれ
ぞれ対応している。

なお、上述の実施例では、カウンタ１１としてアップカ
ウンタを使用しているが、これはリセットにより所定値
がセットされるダウンカウンタであってもよい。

また、μＣＯＮ９がカウンタ機能を有するものであると
きには、カウンタ１１の代わりにシリアルイン・パラレ
ルアウトのシフトレジスタを使用し、μＣＯＮ９内のカ
ウンタからの計数値データをこれにレジストするように
してもよい。

〔効果〕

以上説明したように本考案によれば、与えられた電圧に
近づくまでの計数を高速で行い、近づいたところで低速
に切り換えて行うようにしているため、高速でかつ正確
に与えられた電圧と同じ電圧を発生することができ、し
かも計数は一方向でのみ行っているため安価な手段で実
現できるなど多くの実用的に優れた効果が得られる。

【図面の簡単な説明】

第１図は本考案による同一電圧発生装置の基本構成を示
すブロック図、第２図は本考案による装置の一実施例を示すブロック
図、第３図は第２図のμＣＯＮが行う仕事を示すフローチャ
ート図、第４図は第２図の装置の動作により発生される電圧波形
を示す波形図、第５図は従来の装置例を示すブロック図である。９ａ…クロックパルス発生手段（μＣＯＮ９）、９ｂ…
記憶手段（μＣＯＮ９）、９ｃ…一致検出手段（μＣＯ
Ｎ９）、１１…計数手段（カウンタ）、１２…デジタル
アナログ変換手段（Ｄ／Ａ変換器）、１３…ローパスフ
ィルタ手段（ＬＰＦ）、１４…比較手段（コンパレー
タ）。

Claims

【実用新案登録請求の範囲】

【請求項１】高速及び低速のクロックパルスを選択的に
発生するクロックパルス発生手段と、該クロックパルス発生手段からのクロックパルスを計数
する計数手段と、該計数手段の計数値をアナログ電圧に変換するデジタル
アナログ変換手段と、該デジタルアナログ変換手段からのアナログ電圧を通す
るローパスフィルタ手段と、該ローパスフィルタ手段を通ったアナログ電圧と与えら
れた電圧とを比較する比較手段と、前記計数手段による高速クロックパルスの計数時、前記
比較手段の出力の反転に応じて前記計数手段の計数値を
一時記憶する記憶手段と、前記計数手段の計数値と前記記憶手段に記憶した計数値
より所定値小さい値とを比較し、両者の一致を検出する
一致検出手段とを備え、同一電圧発生時、前記計数手段に初期値からの高速クロ
ックパルスの計数を開始させ、前記比較手段の出力が反転した後前記計数手段に初期値
からの高速クロックパルスの計数を再開させ、前記一致検出手段による一致検出により前記クロックパ
ルス発生手段に低速クロックパルスを発生させ、その後の前記比較手段の出力の反転により前記計数手段
によるクロックパルスの計数を停止し、該計数を停止し
た前記計数手段の計数値を前記デジタルアナログ変換手
段によりアナログ電圧に変換し、該アナログ電圧を前記
ローパスフィルタ手段を介して出力する、ことを特徴とする同一電圧発生装置。