JPH06195038A

JPH06195038A - 液晶表示制御方法及びその装置

Info

Publication number: JPH06195038A
Application number: JP34482792A
Authority: JP
Inventors: Hiroyoshi Hosono; 浩由細野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-12-24
Filing date: 1992-12-24
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】インタレースによる走査駆動の液晶表示制御
装置によりノンインタレースの走査による映像信号を表
示する場合に生じる画飛びによる映像の不連続性や同期
ずれをなくす。【構成】液晶表示制御装置において、フレームメモリ
７への映像信号の書込み行アドレスを制御する書込みコ
ントロール回路３と、所定の複数のフレーム分の期間を
１周期として、この１周期内の前記フレームを弁別する
フレーム弁別信号手段を有し、そのフレーム弁別信号に
よってフレームメモリ７を読み出す読出し行アドレスを
制御する読出しコントロール回路４とを有し、この書込
み，読出しコントロール回路３，４によって書込み及び
読出しのアドレス信号の切換えを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置における
液晶表示用に映像信号を処理する液晶表示制御方法及び
その装置に関するものである。

【０００２】

【従来の技術】従来、このような装置としては実開平１
−１８１０９０号に示されるようなものがある。図１０
は従来の液晶表示制御装置を示すブロック図である。図
１０において、２１は水平・垂直タイミング及びクロッ
ク作成回路、２２はフレームメモリ書込み回路、２３は
フレームメモリ読出し及び液晶表示回路、２４はフレー
ムメモリ回路、２５は液晶表示ユニット、２６は書込み
アドレス変換回路である。

【０００３】図１０において、映像信号発生源からの映
像信号をフレームメモリ回路２４に書き込み、さらにこ
のフレームメモリ回路２４から映像信号を読み出して画
面に表示している。そして、このフレームメモリ回路２
４への映像信号の書込み、及び読出しの制御は、書込み
アドレス変換回路２６とフレームメモリ読出し及び液晶
表示回路２３によって行っている。

【０００４】この書込みアドレス変換回路２６は、外部
制御信号にしたがってフレームメモリ回路２４への映像
信号の書込みアドレスを任意のアドレスに変換するもの
であり、これによって映像信号表示部分を画面上の上
下、左右の任意の位置に移動させることができる。ま
た、フレームメモリ読出し及び液晶表示回路２３は、フ
レームメモリ回路２４に書き込まれた映像信号を、フレ
ームメモリ回路２４上の位置に対応した画面上の位置に
表示する表示手段である。

【０００５】そして、映像信号を垂直同期信号に同期さ
せるとともに、水平同期信号に対応させて１フレーム中
の映像信号をフレームメモリ回路２４に取り込む一方、
取り込まれた映像信号の順序（書込み行アドレス及び書
込み列アドレスの順序）に映像信号を読出し、１フレー
ムにおいて所定数の水平同期信号で映像を表示してい
る。

【０００６】

【発明が解決しようとする課題】しかし、前記従来の液
晶表示制御装置においては、映像信号と液晶表示装置の
走査の方式により、表示上不都合が生じる場合がある。
一般に、映像信号においては、画面の緻密さと描画の高
速性の両方の要求を満たすために、飛越し走査（以下、
インタレースという）という走査を行っている。

【０００７】図１１は、インタレースを行わないノンイ
ンタレースによる１フィールドの走査線図であり、図１
２は、インタレースによる１フィールドの走査線図であ
る。ノンインタレースは、図１１に示すように画面走査
は画面の左上隅から右下隅にかけて横方向に複数回の走
査を繰り返すことによって、１フィールドの走査を行う
ものである。

【０００８】一方、インタレースは、例えば２：１のイ
ンタレースを行う場合には、図１２に示すように（ａ）
と（ｂ）の２フィールドで１画面（以下、１フレームと
いう）を構成するものであり、各フィールドの走査線数
を同じとするとともに走査する位置を互いに補間して
（ｃ）に示される１フレームを形成するものである。こ
れによって、フィールドを長くすることなく画面の分解
能を上げることができる。

【０００９】したがって、前記従来の装置において、液
晶表示装置がノンインタレースによる走査駆動の場合に
は映像信号もノンインタレースの走査信号である必要が
あり、また液晶表示装置がインタレースによる走査駆動
の場合には、映像信号もインタレースの走査信号である
必要がある。つまり、液晶表示装置と映像信号の両方が
インタレースあるいはノンインタレースの同一の走査方
式でなければ、画飛びによる映像の不連続性や同期ずれ
が生じて、表示上に支障が生じるという問題点が生じ
る。

【００１０】従来、前記問題点を解決する手段として、
例えば、（１）シリアルアクセスフィールドメモリを複数個用
い、インタレース信号の偶数フィールドの信号と奇数フ
ィールドの信号をそれぞれ別のシリアルアクセスフィー
ルドメモリに書き込み、読出しの際には、１ライン毎に
偶数フィールドと奇数フィールドとを交互に読み出すこ
とによって、正常なノンインタレース表示を行う。（２）偶数フィールドの信号の書込みの際には、１ライ
ン分の信号を書き込む毎に１ライン分のアドレス間隔を
あけ、奇数フィールドの信号の書込みの際には、偶数フ
ィールドの信号の書込みの際に間隔があけられた１ライ
ン分の各領域に１ライン分ずつ順次書き込み、読出しの
際には順番に読み出して偶数フィールドと奇数フィール
ドの信号が１ライン分ずつ交互に読み出すことによっ
て、正常なノンインタレース表示を行う。等の手段がと
られている。

【００１１】しかしながら、前記従来の手段において
は、フィールドメモリに大容量を要するといった問題点
や、また制御装置が複雑となるといった問題点がある。
したがって、本発明は前記の問題点を解決して、インタ
レースによる走査駆動の液晶表示装置によりノンインタ
レースの走査による映像信号を表示する場合に、簡単な
処理でかつ小規模な回路構成の液晶表示制御装置によっ
て、画飛びによる映像の不連続性や同期ずれをなくすこ
とを目的とする。

【００１２】

【課題を解決するための手段】本発明は、パーソナルコ
ンピュータ等の映像信号をフレームメモリへ書き込み、
フレームメモリから映像信号を読み出し、液晶表示装置
に表示する液晶表示制御装置において、フレームメモリ
への映像信号の書込み行アドレスを制御する手段と、所
定の複数のフレーム分の期間を１周期として、この１周
期内の前記フレームを弁別するフレーム弁別信号手段
と、フレーム弁別信号手段のフレーム弁別信号によっ
て、フレームメモリを読み出す読出し行アドレスを制御
する手段とを有し、書込み行アドレスを制御する手段と
読出し行アドレスを制御する手段を有するものである。

【００１３】また、液晶表示制御方法において、フレー
ムメモリへ映像信号の入力の順で書込みアドレスを設定
し、フレームメモリに書き込まれた映像信号の読出しア
ドレスを、書込みアドレスの中から飛び越しによって選
択して設定し、読出しアドレスによってフレームメモリ
を読み出すものである。

【００１４】

【作用】本発明は、フレームメモリへの映像信号の書込
みアドレスに対し、読出しアドレスを制御することによ
り、ノンインタレースの映像信号をインタレース走査信
号の順にデータを並べ換え、かつ、この映像信号を垂直
同期信号及び水平同期信号と同期させることができ、こ
れによって、処理が簡単かつ小規模な回路構成とするこ
とができ、画飛びによる映像の不連続性や同期ずれを防
止することができる。

【００１５】また、分周器の分周比を変更することによ
って、任意のインタレースに対応することが可能であ
る。

【００１６】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の液晶表示制御装
置を示すブロック図である。図１において、１は書込み
行アドレス発生回路、２は読出し行アドレス発生回路、
３は書込みコントロール回路、４は読出しコントロール
回路、５はゲート回路、６はアドレス切換回路、７はフ
レームメモリである。

【００１７】図示されない映像信号発生源からの映像信
号の入力データはフレームメモリ７に書き込まれて、い
ったん記憶された後に再び読み出されて図示されない表
示装置に出力データとして出力される。このフレームメ
モリ７への入力データの書込みにおいては、アドレス信
号と書込みのタイミング信号がフレームメモリ７に入力
される。

【００１８】アドレス信号は、書込み行アドレス発生回
路１によって設定される書込み行アドレス信号であり、
書込みコントロール回路３、及びアドレス切換回路６に
よる切換えによりフレームメモリ７に入力される。また
入力データの書込みのタイミング信号は、書込みコント
ロール回路３と読出しコントロール回路４の出力のアン
ド条件から得られる。

【００１９】一方、このフレームメモリ７からの入力デ
ータの読出しにおいても、アドレス信号と読出しのタイ
ミング信号がフレームメモリ７に入力される。アドレス
信号は、読出し行アドレス発生回路２によって設定され
る読出し行アドレス信号であり、読出しコントロール回
路４、及びアドレス切換回路６による切換えによりフレ
ームメモリ７に入力される。

【００２０】また入力データの読出しのタイミング信号
は、書込みコントロール回路３と読出しコントロール回
路４の出力のアンド条件から得られる。アドレス切換回
路６は、書込み行アドレス発生回路１からの書込み行ア
ドレスのアドレス信号と読出し行アドレス発生回路２か
らの読出し行アドレスのアドレス信号とを、書込みコン
トロール回路３からの信号ＷＡ−Ｎ（以下、−Ｎは反転
信号を示す）及び読出しコントロール回路４の信号ＲＡ
−Ｎによって切り換えてフレームメモリ７に入力するも
のである。

【００２１】また、フレームメモリ７は、ｎ行×ｍ列構
成のメモリアレイとｎ行のシリアル入力メモリ及びｎ行
のシリアル出力メモリから構成されるフレームメモリで
あり、入力データは図示しないシリアル入力メモリに入
力された後に図示しないメモリアレイに転送されて記憶
され、次に、このメモリアレイから図示しない出力メモ
リに転送された後出力されるものである。

【００２２】次に、本発明の液晶表示制御装置のフレー
ムメモリへの書込み命令及び読出し命令について図１及
び図２の本発明の液晶表示制御装置のフレームメモリへ
の書込み命令及び読出し命令のタイムチャートによって
説明する。図２において、ＶＳＹＮＣ−Ｎは垂直同期信
号、ＨＳＹＮＣ−Ｎは水平同期信号、ＶＤＩＳＰは垂直
表示信号、ＨＤＩＳＰは水平表示信号、ＣＬＫはシリア
ル入力クロック信号、ＥＮＥＢＬＥ−Ｎはイネーブル信
号、Ｗｓは書込み命令信号、Ｒｓは読出し命令信号であ
る。

【００２３】なお、図２において、破線の期間は１ライ
ン分の期間を拡大して表示している。図２において、１
フレームの表示は垂直同期信号ＶＳＹＮＣ−Ｎの１周期
の間に行われ、この間に１フレームを表示するに要する
ｎライン分の入力データの書込み及び読出しが行われ
る。そして、この入力データの書込みは書込み命令信号
Ｗｓによって行われ、一方入力データの読出しは読出し
命令信号Ｒｓによって行われる。

【００２４】ここで、１ラインからｎラインの入力デー
タは、垂直表示信号ＶＤＩＳＰがハイレベルの期間で、
かつ水平同期信号ＨＳＹＮＣ−Ｎがハイレベルの期間に
入力される。書込み命令信号Ｗｓは、垂直表示信号ＶＤ
ＩＳＰがローレベルの垂直表示期間であり、かつ水平同
期信号ＨＳＹＮＣ−Ｎの立ち下がりから、水平表示期間
の始まりである水平表示信号ＨＤＩＳＰの立ち上がりの
時点までの期間内で出力されるように制御されて、書込
みコントロール回路３から出力される。なお、入力デー
タは、水平表示信号ＨＤＩＳＰがハイレベルの状態であ
る水平表示期間の間に入力されることになる。

【００２５】一方、読出し命令信号Ｒｓは、垂直表示信
号ＶＤＩＳＰがローレベルの垂直表示期間であり、、か
つ水平表示期間の終わりである水平表示信号ＨＤＩＳＰ
の立ち下がりから、次の水平同期信号ＨＳＹＮＣ−Ｎの
立ち下がりまでの期間内で出力されるように制御され
て、読出しコントロール回路４から出力される。したが
って、入力データが１ライン分の期間（図２の破線で示
される期間）において、水平同期信号ＨＳＹＮＣ−Ｎの
立ち下がりから、入力データが到達するまでの間に書込
み命令信号Ｗ_Sによって、次のタイミングで入力してく
る入力データの書込みを行い、この入力データの書込み
終了後、読出し命令信号Ｒ_Sによって書き込まれた入力
データを読み出す。

【００２６】次に、本発明の液晶表示制御装置の書込み
命令信号及び読出み命令信号について、前記図１，２と
図３の本発明の液晶表示制御装置のフレームメモリのブ
ロック図、図４の本発明の液晶表示制御装置の書込み命
令信号のタイムチャート、及び図５の本発明の液晶表示
制御装置の読出み命令信号のタイムチャートを用いて説
明する。

【００２７】図３において、７１はシリアル入力メモ
リ、７２はフレームメモリ、７３はシリアル出力メモ
リ、ＣＬＫはシリアル入力クロック信号、ＷＥ−Ｎはシ
リアル入力イネーブル信号、ＲＥ−Ｎはシリアル出力イ
ネーブル信号、ＣＡＳ−Ｎ，ＲＡＳ−Ｎはタイミング信
号、ＷＡ−Ｎは書込み行アドレス設定信号、ＲＡ−Ｎは
読出し行アドレス設定信号である。

【００２８】フレームメモリ７は図３に示されるように
シリアル入力メモリ７１とメモリアレイ７２とシリアル
出力メモリ７３とから構成され、入力データをシリアル
入力メモリ７１、メモリアレイ７２、シリアル出力メモ
リ７３の順に入力及び転送を行い出力するものである。
このフレームメモリ７に入力される信号としては、図１
に示すように入力データとアドレス信号とタイミング信
号ＣＡＳ−Ｎ，ＲＡＳ−Ｎとシリアル入力イネーブル信
号ＷＥ−Ｎとシリアル出力イネーブル信号ＲＥ−Ｎがあ
る。ここで、シリアル入力イネーブル信号ＷＥ−Ｎと書
込み時のタイミング信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎとをま
とめて書込み命令信号Ｗｓとし、シリアル出力イネーブ
ル信号ＲＥ−Ｎと読出し時のタイミング信号ＣＡＳ−
Ｎ，ＲＡＳ−Ｎとをまとめて読出し命令信号Ｒｓと呼ぶ
ことにする。

【００２９】はじめに、入力データをシリアル入力メモ
リ７１に入力する書込み命令信号Ｗｓについて説明す
る。図４のタイムチャートは入力データをシリアル入力
メモリ７１に入力する際のタイミング信号ＣＡＳ−Ｎ，
ＲＡＳ−Ｎ、書込み行アドレス設定信号ＷＡ−Ｎ、及び
シリアル入力イネーブル信号ＷＥ−Ｎの関係を示してい
る。

【００３０】なお、図４において、破線で示される期間
は入力データの１ライン分を示している。入力データの
シリアル入力メモリ７１に対する入力は、シリアル入力
イネーブル信号ＷＥ−Ｎによってシリアル入力メモリ７
１への格納が許可され、シリアル入力クロック信号ＣＬ
Ｋに同期して行われる。

【００３１】シリアル入力メモリ７１に入力データが格
納された後、入力データのシリアル入力メモリ７１から
メモリアレイ７２へのデータの転送が行われる。この転
送においては、データ転送、リフレッシュ、及びアドレ
ス設定を制御する２つのタイミング信号ＣＡＳ−Ｎ，Ｒ
ＡＳ−Ｎと、メモリアレイ７２に格納する行アドレスを
設定するための書込み行アドレス設定信号ＷＡ−Ｎとに
よって行われる。図４において、タイミング信号ＣＡＳ
−Ｎ，ＲＡＳ−Ｎが同時にローレベル状態のタイミング
において書込み行アドレス設定信号ＷＡ−Ｎの定めるア
ドレスに書込みが行われる。

【００３２】１ライン分の入力データの書込みが終わる
と、次の１ライン分の入力データの書込みで行われる。
この書込みにおいても、前回の書込みと同様に次のシリ
アル入力イネーブル信号ＷＥ−Ｎによる次の１ライン分
の入力データのシリアル入力メモリ７１への入力と、続
いて行われるメモリアレイ７２へのデータの転送とが行
われる。

【００３３】このとき、書込み行アドレス設定信号ＷＡ
−Ｎの定めるアドレスは前回のアドレスの次のアドレス
であり、順次この操作を繰り返すことによって、ｎライ
ン分の入力データがメモリアレイ７２に書き込まれる。
次に、入力データのメモリアレイ７２からの読出しにつ
いて説明する。この読出しは、メモリアレイ７２に書き
込まれた入力データのシリアル出力メモリ７３への転送
と、続いて行われるシリアル出力メモリ７３からの入力
データの読出しによって行われる。

【００３４】図５のタイムチャートはメモリアレイ７２
に書き込まれた入力データをシリアル出力メモリ７３に
転送し、さらにシリアル出力メモリ７３から入力データ
を読み出す際のタイミング信号ＣＡＳ−Ｎ，ＲＡＳ−
Ｎ、読出し行アドレス設定信号ＲＡ−Ｎ、シリアル出力
イネーブル信号ＲＥ−Ｎの関係を示している。なお、図
５において、破線で示される期間は入力データの１ライ
ン分を示し、また読出し行アドレス設定信号ＲＡ−Ｎの
上段は第１フレームにおけるアドレスを示し、読出し行
アドレス設定信号ＲＡ−Ｎの下段は第２フレームにおけ
るアドレスを示している。

【００３５】本発明の液晶表示制御装置における読出し
は、読出しの周期を複数の垂直同期期間に分けて行い、
それぞれの垂直同期期間においてアドレスを飛び越して
読み出すことによって、１フレームの映像信号を飛び飛
びに読み出して複数のフィールドを形成するものであ
り、これによってノンインタレースの入力データをイン
タレースした入力データとして出力するものである。

【００３６】本発明の実施例において、２：１のインタ
レースを行うものとすると、２つの垂直同期期間をそれ
ぞれ第１フレームと第２フレームとするものであり、そ
れぞれの周期において、別のフィールドに対する読出し
を行う。はじめに、第１フレームの垂直同期期間におけ
る動作を説明する。この第１フレームは、１ラインから
ｎラインまでの間の中から奇数番目のラインを読み出す
ものであり、この奇数番目のラインに対して０、２、
４、・・・ｎ−４、ｎ−２のアドレス番号を割当ててお
く。

【００３７】垂直同期信号ＶＳＹＮＣ−Ｎがハイレベル
となった後、読出し行アドレス設定信号ＲＡ−Ｎは第１
フレームである０のアドレス番地を示す信号を、タイミ
ング信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎのタイミングで入力す
る。この０のアドレス番地を示す読出し行アドレス設定
信号ＲＡ−Ｎによって、メモリアレイ７２のアドレス番
地０に書き込まれている入力データがシリアル出力メモ
リ７３に転送される。なお、この時の転送はシリアル入
力クロック信号ＣＬＫに同期して行われる。

【００３８】次に、シリアル出力メモリ７３に転送され
たアドレス番地０の入力データは、シリアル出力メモリ
７３に入力されるシリアル出力イネーブル信号ＲＥ−Ｎ
によって読み出される。したがって、この段階で１ライ
ン目の入力データが読み出される。なお、この時の読出
しもシリアル入力クロック信号ＣＬＫに同期して行われ
る。

【００３９】この１ライン目の読出しに続いて、３ライ
ン目の読出しが行われる。この３ライン目の読出しは、
タイミング信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎがローレベルと
なるタイミングで読出し行アドレス設定信号ＲＡ−Ｎの
アドレス番地２が指定されて、メモリアレイ７２に書き
込まれたアドレス番地２に書き込まれている入力データ
が読み出されてシリアル出力メモリ７３に転送される。

【００４０】次に、シリアル出力メモリ７３に転送され
たアドレス番地０の入力データは、シリアル出力メモリ
７３に入力されるシリアル出力イネーブル信号ＲＥ−Ｎ
によって読み出される。この段階で３ライン目の入力デ
ータが読み出されることになる。なお、この時の読出し
もシリアル入力クロック信号ＣＬＫに同期して行われ
る。

【００４１】この工程をアドレス番地ｎ−２までついて
繰り返すことによって第１フレームでの読出しが終了
し、奇数番目のアドレスに記憶されている入力データが
読み出される。次に、第２フレームの垂直同期期間にお
ける動作を説明する。この第２フレームは、１ラインか
らｎラインの中から偶数番目のラインを読み出すもので
あり、この偶数番目のラインに対して１、３、５、・・
・ｎ−３、ｎ−１のアドレス番地を割当てておく。

【００４２】垂直同期信号ＶＳＹＮＣ−Ｎがハイレベル
となった後、読出し行アドレス設定信号ＲＡ−Ｎは１の
アドレス番地（図の読出し行アドレス設定信号ＲＡ−Ｎ
の下段のアドレス）を示す信号を、タイミング信号ＣＡ
Ｓ−Ｎ，ＲＡＳ−Ｎのタイミングで入力する。このアド
レス番地１を示す読出し行アドレス設定信号ＲＡ−Ｎに
よって、メモリアレイ７２のアドレス番地１に書き込ま
れている入力データが読み出さてシリアル出力メモリ７
３に転送される。なお、この時の転送はシリアル入力ク
ロック信号ＣＬＫに同期して行われる。

【００４３】次に、シリアル出力メモリ７３に転送され
たアドレス番地１の入力データは、シリアル出力メモリ
７３に入力されるシリアル出力イネーブル信号ＲＥ−Ｎ
によって読み出される。したがって、この段階で２ライ
ン目の入力データが読み出される。なお、この時の読出
しもシリアル入力クロック信号ＣＬＫに同期して行われ
る。

【００４４】この２ライン目の読出しに続いて、４ライ
ン目の読出しが行われる。この４ライン目の読出しは、
タイミング信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎがローレベルと
なるタイミングで読出し行アドレス設定信号ＲＡ−Ｎの
第２フレームのアドレス番地３の内容が読み出され、メ
モリアレイ７２のアドレス番地３に書き込まれている入
力データがシリアル出力メモリ７３に転送される。

【００４５】次に、シリアル出力メモリ７３に転送され
たアドレス番地３の入力データは、シリアル出力メモリ
７３に入力されるシリアル出力イネーブル信号ＲＥ−Ｎ
によって読み出される。この段階で４ライン目の入力デ
ータが読み出されることになる。なお、この時の読出し
もシリアル入力クロック信号ＣＬＫに同期して行われ
る。

【００４６】この工程をアドレス番地ｎ−１までついて
繰り返すことによって第２フレームでの読出しが終了
し、偶数番号のアドレスに記憶されている入力データが
読み出される。前記第１フレームと第２フレームの読出
しによって、ノンインタレースによって入力されたデー
タはインタレースのデータとして読み出されることにな
る。

【００４７】ここで、前記メモリアレイ７２に対する書
込みアドレスと読出しアドレスの関係を図６の本発明の
アドレス状態図によって説明する。図３に示したよう
に、シリアル入力メモリ７１からメモリアレイ７２に書
き込む際の書込みアドレスは、１ラインからｎラインの
入力データに対してアドレス番地０からアドレス番地ｎ
−１が割り当てられる。これは、入力データがノンイン
タレース信号であるためである。これに対して、メモリ
アレイ７２を読み出す際の読出しアドレスは、奇数番目
のラインに対してはアドレス番地０、２、…、ｎ−２を
読み出し、偶数番目のラインに対してはアドレス番地
１、３、…、ｎ−１を読み出すものである。

【００４８】そして、前記奇数番目のラインによって第
１フレームを形成し、偶数番目のラインによって第２フ
レームを形成することになる。なお、前記実施例におい
ては、１周期分の垂直同期信号を１フレームとして、そ
の２フレーム分の期間を１つの周期としているが、２フ
レームに限定されることなく所定の複数のフレーム分の
期間を１周期とすることができる。

【００４９】前記書込みにおける書込み行アドレス設定
信号ＷＡ−Ｎのタイミングを定めるタイミング信号ＣＡ
Ｓ−Ｎと、読出しにおける読出し行アドレス設定信号Ｒ
Ａ−Ｎのタイミングを定めるタイミング信号ＲＡＳ−Ｎ
の関係を、図１及び図７のゲート回路からの出力信号を
示すタイムチャートによって説明する。タイミング信号
ＣＡＳ−Ｎ，ＲＡＳ−Ｎは、図１に示されるようにゲー
ト回路５においてそのアンド条件をとることによって得
られるものである。そして、このタイミング信号ＣＡＳ
−Ｎ，ＲＡＳ−Ｎの出力状態は図７に示されるように、
位相状態にずれを有した周期的なものとなっている。

【００５０】図２に示すように、１ラインごとに書込み
命令信号Ｗｓと読出し命令信号Ｒｓを出力する場合に
は、水平同期信号の１周期の間に、この書込み命令信号
Ｗｓと読出し命令信号Ｒｓに対応したタイミング信号Ｃ
ＡＳ−Ｎ，ＲＡＳ−Ｎの２組が出力される。一方、本発
明の実施例の場合には、入力データの書込みに関しては
水平同期信号の１周期の間に１ライン分の書込みが１回
行われるが、読出しに関しては間欠的に行われ、読出し
が行われない周期が存在する。

【００５１】図７において、破線で区切られる周期は水
平同期信号の１周期を表しており、（ａ）、（ｃ）及び
（ｅ）で示される１周期は書込み命令信号Ｗｓに対応し
ており、書込みのためのタイミング信号ＣＡＳ−Ｎ，Ｒ
ＡＳ−Ｎの組が出力されており、また（ｂ）及び（ｄ）
で示される１周期は書込み命令信号Ｗｓと読出し命令信
号Ｒｓの両方に対応しており、書込みのためと読出しの
ためのタイミング信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎの２組が
出力されている。

【００５２】次に、本発明のアドレス切換回路について
説明する。本発明の液晶表示制御装置においては、前記
したようにフレームメモリへの入力データの書込みと読
出しを書込み命令信号と読出み命令信号及びアドレス信
号によって行っている。そして、このアドレス信号も、
書込みか読出しかによって書込み行アドレスと読出し行
アドレスの切換えを行っている。

【００５３】このアドレス信号の切換えは、図８の本発
明のアドレス切換回路によって行われる。図８におい
て、８はフリップフロップ、９はゲート回路、１０、１
１はカウンタ、１２，１４は３ステートバッファ、１３
は分周器である。図１におけるアドレス切換回路６は、
図８において３ステートバッファ１２，１４及び分周器
１３によって構成され、図１の書込み行アドレス発生回
路１に対応するカウンタ１０からの書込み行アドレス設
定信号ＷＥ−Ｎと、図１の読出し行アドレス発生回路２
に対応するカウンタ１１からの読出し行アドレス設定信
号ＲＥ−Ｎの切換えを行うものである。

【００５４】ここで、フリップフロップ８は垂直表示信
号ＶＤＩＳＰを１水平同期信号分遅延させるための遅延
回路を構成するものであり、その遅延された垂直表示信
号ＶＤＩＳＰと水平表示信号ＨＤＩＳＰとのアンド条件
をとるゲート回路９を介してカウンタ１１に入力され
る。一方、カウンタ１０には水平同期信号ＨＳＹＮＣが
入力されている。

【００５５】また、カウンタ１０及びカウンタ１１のク
リア端子ＣＬＲには、フリップフロップ８の出力が入力
されている。この接続により、カウンタ１０は水平同期
信号ＨＳＹＮＣの立ち上がりに同期し、カウントして書
込み行アドレスを設定し、カウンタ１１は水平表示信号
ＨＤＩＳＰの立ち下がりに同期してカウントして読出し
行アドレス設定信号を設定する。

【００５６】カウンタ１０の出力は３ステートバッファ
１２に入力され、またカウンタ１１の出力は３ステート
バッファ１４に入力され、それぞれの制御端子には書込
み行アドレス信号ＷＡ−Ｎと読出し行アドレス信号ＲＡ
−Ｎが入力されている。また、３ステートバッファ１４
には分周器１３により垂直同期信号を２分周した最下位
ビットが入力されている。

【００５７】３ステートバッファ１２はカウンタ１０の
出力信号であるアドレス信号を書込み行アドレス設定信
号ＷＡ−Ｎによって転送するか、保持するかを制御する
ものであり、一方３ステートバッファ１４は、カウンタ
１１の出力信号を各１ビット上方へシフトさせたアドレ
ス信号を、読出し行アドレス設定信号ＲＡ−Ｎによって
転送するか、保持するかを制御するものである。

【００５８】したがって、３ステートバッファ１２ある
いは３ステートバッファ１４からは、アドレス信号書込
み行アドレス設定信号ＷＡ−Ｎ及び読出し行アドレス設
定信号ＲＡ−Ｎの制御により書込みアドレス信号と読出
しアドレス信号の切換えが行われる。３ステートバッフ
ァ１４において、分周器１３からの垂直同期信号を２分
周した最下位ビットを入力するのは、読出しアドレスに
おいて図６に示される第１フレームに対応するアドレス
番地を出力するのか、または第２フレームに対応するア
ドレス番地を出力するのかを設定するためであり、垂直
同期信号に応じて切換えが行われる。

【００５９】ここで、書込み行アドレスはｎ−１と設定
され、読出し行アドレスは分周器１３の出力信号がロー
レベルの場合には２ｎ−２、前記出力信号がハイレベル
の場合には２ｎ−１（ここでｎは任意の正の整数）と設
定する。ここで、本発明の実施例の入力データと出力デ
ータの関係は、図９の本発明の入力データと出力データ
の関係図に示されるように、垂直同期信号ＶＳＹＮＣ−
Ｎの第１の１周期の間には、入力データが１ラインから
ｎラインまでのｎライン分が入力されるのに対して、出
力データは１ラインからｎ−１ラインまでの奇数番目の
ラインの出力が行われる。そして、次の垂直同期信号Ｖ
ＳＹＮＣ−Ｎの第２の１周期の間には、入力データは前
記第１の１周期の間と同様に１ラインからｎラインまで
のｎライン分が入力されるのに対して、出力データは２
ラインからｎラインまでの偶数番目のラインの出力が行
われる。

【００６０】なお、この実施例においては分周器１３は
垂直同期信号を２分周しているが、２分周に限らず任意
の分周（以下、ｍ分周という）とすることも可能であ
る。そして、分周器１３を任意のｍ分周とした場合に
は、前記フレーム数をｍ個として１〜ｎラインをｍ個に
分割して、１フレームに対する任意のフィールド数に対
応することができる。つまり、分周器の分周比の変更に
よって任意のインタレースに対応することができる。

【００６１】なお、上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々変形することが可能で
あり、これらを本発明の範囲から排除するものではな
い。

【００６２】

【発明の効果】以上、詳細に説明したように本発明によ
れば、フレームメモリの読出しアドレスに基づいて、書
込みアドレスを選択することとしたので、フレームメモ
リにおける書込みアドレスに対し、読出しアドレスを制
御してノンインタレースの映像信号をインタレース走査
信号の順にデータを並べ換えることにより、映像信号の
ノンインタレース走査信号をインタレース走査信号に変
換することができる。

【００６３】これによって、処理が簡単かつ小規模な回
路構成によって画飛びによる映像の不連続性や同期ずれ
を防止することができる。また、分周器の分周比を変更
することによって、任意のインタレースに対応すること
が可能である。

【図面の簡単な説明】

【図１】本発明の液晶表示制御装置を示すブロック図で
ある。

【図２】本発明の液晶表示制御装置のフレームメモリへ
の書込み命令及び読出し命令のタイムチャートである。

【図３】本発明の液晶表示制御装置のフレームメモリの
ブロック図である。

【図４】本発明の液晶表示制御装置の書込み命令信号の
タイムチャートである。

【図５】本発明の液晶表示制御装置の読出み命令信号の
タイムチャートである。

【図６】本発明のアドレス状態図である。

【図７】ゲート回路からの出力信号を示すタイムチャー
トである。

【図８】本発明のアドレス切換回路図である。

【図９】本発明の入力データと出力データの関係図であ
る。

【図１０】従来の液晶表示制御装置を示すブロック図で
ある。

【図１１】ノンインタレースによる１フィールドの走査
線図である。

【図１２】インタレースによる１フィールドの走査線図
である。

【符号の説明】

１書込み行アドレス発生回路２読出し行アドレス発生回路３書込みコントロール回路４読出しコントロール回路５ゲート回路６アドレス切換回路７フレームメモリ１３分周器７１シリアル入力メモリ７２メモリアレイ７３シリアル出力メモリＶＳＹＮＣ−Ｎ垂直同期信号ＨＳＹＮＣ−Ｎ水平同期信号ＶＤＩＳＰ垂直表示信号ＨＤＩＳＰ水平表示信号ＣＬＫシリアル入力クロック信号ＥＮＥＢＬＥ−Ｎイネーブル信号Ｗｓ書込み命令信号Ｒｓ読出し命令信号ＷＥ−Ｎシリアル入力イネーブル信号ＲＥ−Ｎシリアル出力イネーブル信号ＣＡＳ−Ｎ，ＲＡＳ−Ｎタイミング信号ＷＡ−Ｎ書込み行アドレス設定信号ＲＡ−Ｎ読出し行アドレス設定信号

Claims

【特許請求の範囲】

【請求項１】液晶表示制御装置において、（ａ）フレ
ームメモリへの映像信号の書込み行アドレスを制御する
手段と、（ｂ）所定の複数のフレーム分の期間を１周期
として、この１周期内の前記フレームを弁別するフレー
ム弁別信号手段と、（ｃ）前記フレーム弁別信号手段の
フレーム弁別信号によって、フレームメモリを読み出す
読出し行アドレスを制御する手段とを有し、（ｄ）前記
書込み行アドレスを制御する手段と前記読出し行アドレ
スを制御する手段によってノンインタレース信号をイン
タレースの表示装置で表示することを特徴とする液晶表
示制御装置。
【請求項２】前記フレーム弁別信号手段は分周器であ
る請求項１記載の液晶表示制御装置。
【請求項３】液晶表示制御方法において、（ａ）フレ
ームメモリへ映像信号の入力の順で書込みアドレスを設
定し、（ｂ）フレームメモリに書き込まれた映像信号の
読出しアドレスを、前記書込みアドレスの中から飛び越
しによって選択して設定し、（ｃ）前記読出しアドレス
によってフレームメモリを読み出すことによりノンイン
タレースの映像信号をインタレースの表示装置によって
表示可能とすることを特徴とする液晶表示制御方法。