JPH06195480A - 並列処理装置 - Google Patents
並列処理装置Info
- Publication number
- JPH06195480A JPH06195480A JP4274674A JP27467492A JPH06195480A JP H06195480 A JPH06195480 A JP H06195480A JP 4274674 A JP4274674 A JP 4274674A JP 27467492 A JP27467492 A JP 27467492A JP H06195480 A JPH06195480 A JP H06195480A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- lsi
- processor
- processors
- serial data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 並列メモリアクセス、高速データ入出力、外
部装置との高速かつ柔軟な通信機能、小型化のための高
集積性、大規模化のためのスケーラビリティなどの問題
に対処する。 【構成】 ＬＳＩ１中には複数のプロセッサ２が一次元
状に接続されている。プロセッサ２はメモリ２１、プロ
セシングエレメント２２、シリアルデータ入出力レジス
タ２３から構成されている。各プロセッサ内のメモリ２
１、プロセシングエレメント２２、シリアルデータ入出
力レジスタ２３は互いにデータ転送が可能である。隣接
プロセッサのプロセシングエレメント間はデータ転送が
可能な信号線を持っており、ＬＳＩ内の両端のプロセッ
サからは、その信号線がＬＳＩ外部へ引き出されてい
る。各プロセッサ内のメモリは、メモリバス３に接続さ
れており、ＬＳＩ外部からは通常のメモリデバイスにア
クセスするのと同様の方式でアクセスすることができ
る。
部装置との高速かつ柔軟な通信機能、小型化のための高
集積性、大規模化のためのスケーラビリティなどの問題
に対処する。 【構成】 ＬＳＩ１中には複数のプロセッサ２が一次元
状に接続されている。プロセッサ２はメモリ２１、プロ
セシングエレメント２２、シリアルデータ入出力レジス
タ２３から構成されている。各プロセッサ内のメモリ２
１、プロセシングエレメント２２、シリアルデータ入出
力レジスタ２３は互いにデータ転送が可能である。隣接
プロセッサのプロセシングエレメント間はデータ転送が
可能な信号線を持っており、ＬＳＩ内の両端のプロセッ
サからは、その信号線がＬＳＩ外部へ引き出されてい
る。各プロセッサ内のメモリは、メモリバス３に接続さ
れており、ＬＳＩ外部からは通常のメモリデバイスにア
クセスするのと同様の方式でアクセスすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置、例え
ば画像処理装置の構成に関するものである。
ば画像処理装置の構成に関するものである。
【０００２】
【従来の技術】多数のデータに同一の処理を施す場合、
複数のプロセッサにデータを分配し、同一の命令を同時
に実行するＳＩＭＤ型の処理によって、処理の高速化を
図ることができる。このようなＳＩＭＤ型計算機の１つ
に、多数のプロセッサを一次元状に接続した、一次元Ｓ
ＩＭＤ型計算機がある。例えば画像処理に於いては、画
像の１行の画素数分のプロセッサを有する計算機を使用
することによって、画像処理の高速化を図ることができ
る。
複数のプロセッサにデータを分配し、同一の命令を同時
に実行するＳＩＭＤ型の処理によって、処理の高速化を
図ることができる。このようなＳＩＭＤ型計算機の１つ
に、多数のプロセッサを一次元状に接続した、一次元Ｓ
ＩＭＤ型計算機がある。例えば画像処理に於いては、画
像の１行の画素数分のプロセッサを有する計算機を使用
することによって、画像処理の高速化を図ることができ
る。
【０００３】
【発明が解決しようとする課題】従来の一次元ＳＩＭＤ
型計算機は、複数のプロセシングエレメントを１チップ
に集積しようとした場合、外部のメモリと各プロセッサ
を接続する配線数が増大し、ＬＳＩのピン数の制限を満
足できないという問題があった。また、複数のプロセシ
ングエレメントと複数のメモリを１チップに集積しよう
とした場合、各プロセッサのメモリを、ＬＳＩ外部から
如何にアクセスするかという問題があった。さらに、プ
ロセシングエレメント、メモリ、シリアルデータ入出力
手段などを個別のＬＳＩによって構成した場合、プロセ
ッサ数を増やしたときの素子数の増大による処理装置の
大型化や、メモリアクセス回路やシリアルデータ入出力
回路の複雑さが問題となっていた。また、プロセッサ数
を変化させたり、プロセッサを最新のものに変更するた
びに、大幅な回路変更が必要になる場合があった。
型計算機は、複数のプロセシングエレメントを１チップ
に集積しようとした場合、外部のメモリと各プロセッサ
を接続する配線数が増大し、ＬＳＩのピン数の制限を満
足できないという問題があった。また、複数のプロセシ
ングエレメントと複数のメモリを１チップに集積しよう
とした場合、各プロセッサのメモリを、ＬＳＩ外部から
如何にアクセスするかという問題があった。さらに、プ
ロセシングエレメント、メモリ、シリアルデータ入出力
手段などを個別のＬＳＩによって構成した場合、プロセ
ッサ数を増やしたときの素子数の増大による処理装置の
大型化や、メモリアクセス回路やシリアルデータ入出力
回路の複雑さが問題となっていた。また、プロセッサ数
を変化させたり、プロセッサを最新のものに変更するた
びに、大幅な回路変更が必要になる場合があった。
【０００４】
【課題を解決するための手段】本発明による並列処理装
置は、上記問題点を解決するため、プロセッサエレメン
トとメモリとシリアルデータ入出力レジスタとから構成
されるプロセッサを、複数個一次元状に接続したものを
１つのＬＳＩ上に集積し、かつ、各プロセッサ内のメモ
リと、プロセシングエレメントと、シリアルデータ入出
力レジスタとの間でデータ転送する手段と、隣接プロセ
ッサのプロセシングエレメント間でデータを転送する手
段と、ＬＳＩ内の両端のプロセッサから、ＬＳＩ外部へ
信号を引き出し、複数ＬＳＩを一次元状に接続する手段
と、各プロセッサ内のメモリを、ＬＳＩ外部からは一つ
の大きなメモリとみなしてアクセスする手段と、各プロ
セッサ内のシリアルデータ入出力レジスタと外部との間
で、プロセッサとは別のクロックを用いて逐次的にデー
タを入出力する手段と、全プロセッサに対して同一の命
令を同時に供給する手段とを有する。
置は、上記問題点を解決するため、プロセッサエレメン
トとメモリとシリアルデータ入出力レジスタとから構成
されるプロセッサを、複数個一次元状に接続したものを
１つのＬＳＩ上に集積し、かつ、各プロセッサ内のメモ
リと、プロセシングエレメントと、シリアルデータ入出
力レジスタとの間でデータ転送する手段と、隣接プロセ
ッサのプロセシングエレメント間でデータを転送する手
段と、ＬＳＩ内の両端のプロセッサから、ＬＳＩ外部へ
信号を引き出し、複数ＬＳＩを一次元状に接続する手段
と、各プロセッサ内のメモリを、ＬＳＩ外部からは一つ
の大きなメモリとみなしてアクセスする手段と、各プロ
セッサ内のシリアルデータ入出力レジスタと外部との間
で、プロセッサとは別のクロックを用いて逐次的にデー
タを入出力する手段と、全プロセッサに対して同一の命
令を同時に供給する手段とを有する。
【０００５】
【実施例】本発明による並列処理装置の実施例につい
て、図面を用いて説明する。図１は、本発明による並列
処理装置の一実施例を示すブロック図である。図１にお
いて、１は本発明によるＬＳＩである。ＬＳＩ中には複
数のプロセッサ２が一次元状に接続されている。プロセ
ッサ２はメモリ２１、プロセシングエレメント２２、シ
フトレジスタ２３から構成されている。シリアルデータ
の高速な入出力を行うためのシリアルデータ入出力レジ
スタは、プロセッサとは別のクロックを用いてデータの
入出力を行うことができる。この、シリアルデータ入出
力レジスタは本実施例のようにシフトレジスタで構成す
る他に、ビデオＲＡＭで採用されている、シリアルアク
セスメモリで構成する方法もある。プロセッサ２内のメ
モリ２１、プロセシングエレメント２２、シフトレジス
タ２３間は、互いにデータ転送を行うための信号線２０
１、２０２、２０３によって接続されている。また、隣
接するプロセッサ２内のプロセシングエレメント２２間
もデータ転送を行うための信号線２０４によって接続さ
れている。ただし、両端のプロセッサ２に関しては、信
号線１０１、１０２としてＬＳＩ外部に引き出されてい
る。各プロセッサ２内のメモリ２１は、同一プロセッサ
２内のプロセシングエレメント２２からアクセスされる
だけではなく、メモリバス３を経由してＬＳＩ外部から
アクセスすることができる。メモリバス３は、通常のメ
モリチップに対する信号線と同様な構成を取り、すなわ
ちメモリバス３に接続されたＬＳＩ外部の装置からは、
本ＬＳＩ１を単なるメモリチップとみなしてアクセスす
ることができる。プロセッサ２に対する命令は、チップ
外部のコントローラから命令供給バス４を通じて全プロ
セッサにブロードキャストされる。本実施例以外に、図
３に示すように、命令を供給するコントローラ３０を同
一チップ上に集積する構成も可能である。
て、図面を用いて説明する。図１は、本発明による並列
処理装置の一実施例を示すブロック図である。図１にお
いて、１は本発明によるＬＳＩである。ＬＳＩ中には複
数のプロセッサ２が一次元状に接続されている。プロセ
ッサ２はメモリ２１、プロセシングエレメント２２、シ
フトレジスタ２３から構成されている。シリアルデータ
の高速な入出力を行うためのシリアルデータ入出力レジ
スタは、プロセッサとは別のクロックを用いてデータの
入出力を行うことができる。この、シリアルデータ入出
力レジスタは本実施例のようにシフトレジスタで構成す
る他に、ビデオＲＡＭで採用されている、シリアルアク
セスメモリで構成する方法もある。プロセッサ２内のメ
モリ２１、プロセシングエレメント２２、シフトレジス
タ２３間は、互いにデータ転送を行うための信号線２０
１、２０２、２０３によって接続されている。また、隣
接するプロセッサ２内のプロセシングエレメント２２間
もデータ転送を行うための信号線２０４によって接続さ
れている。ただし、両端のプロセッサ２に関しては、信
号線１０１、１０２としてＬＳＩ外部に引き出されてい
る。各プロセッサ２内のメモリ２１は、同一プロセッサ
２内のプロセシングエレメント２２からアクセスされる
だけではなく、メモリバス３を経由してＬＳＩ外部から
アクセスすることができる。メモリバス３は、通常のメ
モリチップに対する信号線と同様な構成を取り、すなわ
ちメモリバス３に接続されたＬＳＩ外部の装置からは、
本ＬＳＩ１を単なるメモリチップとみなしてアクセスす
ることができる。プロセッサ２に対する命令は、チップ
外部のコントローラから命令供給バス４を通じて全プロ
セッサにブロードキャストされる。本実施例以外に、図
３に示すように、命令を供給するコントローラ３０を同
一チップ上に集積する構成も可能である。
【０００６】図２は、図１のＬＳＩ１を複数使用する並
列処理装置を構成する場合のＬＳＩ１の接続例を示す図
である。ＬＳＩが複数個一次元状に接続されており、各
ＬＳＩ１から引き出されたメモリバス３はＬＳＩ１外部
で接続され、１つの外部メモリバス１０を構成する。ま
た、各ＬＳＩ１から引き出された命令供給バス４はＬＳ
Ｉ１外部で接続され、１つの外部命令供給バス２０を構
成する。
列処理装置を構成する場合のＬＳＩ１の接続例を示す図
である。ＬＳＩが複数個一次元状に接続されており、各
ＬＳＩ１から引き出されたメモリバス３はＬＳＩ１外部
で接続され、１つの外部メモリバス１０を構成する。ま
た、各ＬＳＩ１から引き出された命令供給バス４はＬＳ
Ｉ１外部で接続され、１つの外部命令供給バス２０を構
成する。
【０００７】このような構成の並列処理装置で、例えば
画像処理を行う場合、画像の１行の画素数と同じだけの
プロセッサを使用し、１行ずつ逐次的に処理を進める。
このとき、１行内の各画素については並列に処理が行わ
れている。このように、１行の画素数と同じだけのプロ
セッサを使用するために、ＬＳＩ１を必要な個数だけ、
図２で示したように一次元状に接続する。例えば５１２
×５１２画素の画像を処理する画像処理装置を構成する
場合、ＬＳＩ１内にプロセッサが８個集積されているな
らば、６４個のＬＳＩ１を一次元状に接続して使用す
る。
画像処理を行う場合、画像の１行の画素数と同じだけの
プロセッサを使用し、１行ずつ逐次的に処理を進める。
このとき、１行内の各画素については並列に処理が行わ
れている。このように、１行の画素数と同じだけのプロ
セッサを使用するために、ＬＳＩ１を必要な個数だけ、
図２で示したように一次元状に接続する。例えば５１２
×５１２画素の画像を処理する画像処理装置を構成する
場合、ＬＳＩ１内にプロセッサが８個集積されているな
らば、６４個のＬＳＩ１を一次元状に接続して使用す
る。
【０００８】
【発明の効果】以上説明したように、本発明によれば、
メモリ、プロセシングエレメント、シリアルデータ入出
力レジスタから構成されるプロセッサを複数個集積した
ＬＳＩにより、並列プロセッサの構築が容易になり、処
理装置の小型化を図ることができる。また、外部からＬ
ＳＩ内のメモリを、通常のメモリチップと同様な方法で
アクセスできるので、外部プロセッサによる、処理のた
めのデータの書き込みや、処理結果の読み出しを、簡単
に実現できる。また、シリアルデータ入出力レジスタを
使用して、例えば画像データなどを、簡単に、高速に、
プロセッサとは別のクロックで入出力できる。
メモリ、プロセシングエレメント、シリアルデータ入出
力レジスタから構成されるプロセッサを複数個集積した
ＬＳＩにより、並列プロセッサの構築が容易になり、処
理装置の小型化を図ることができる。また、外部からＬ
ＳＩ内のメモリを、通常のメモリチップと同様な方法で
アクセスできるので、外部プロセッサによる、処理のた
めのデータの書き込みや、処理結果の読み出しを、簡単
に実現できる。また、シリアルデータ入出力レジスタを
使用して、例えば画像データなどを、簡単に、高速に、
プロセッサとは別のクロックで入出力できる。
【０００９】本発明によるＬＳＩは複数個を単に一次元
状に接続することにより、プロセッサ数を増大させるこ
とができ、必要な高並列処理装置を構成することができ
る。また、デバイス技術が進歩し、同一アーキテクチャ
のより高集積なＬＳＩができた場合、複数ＬＳＩを１つ
のＬＳＩで置き換えることによって、プロセッサ数は同
一のまま、周辺回路の設計を変更すること無く、装置を
容易に小型化する事ができる。
状に接続することにより、プロセッサ数を増大させるこ
とができ、必要な高並列処理装置を構成することができ
る。また、デバイス技術が進歩し、同一アーキテクチャ
のより高集積なＬＳＩができた場合、複数ＬＳＩを１つ
のＬＳＩで置き換えることによって、プロセッサ数は同
一のまま、周辺回路の設計を変更すること無く、装置を
容易に小型化する事ができる。
【図１】本発明の一実施例である並列処理装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例であるＬＳＩを複数個使用す
る場合の接続を示す図である。
る場合の接続を示す図である。
【図３】本発明の一実施例である並列処理装置の構成を
示すブロック図である。
示すブロック図である。
１ ＬＳＩ ２ プロセッサ ２１ メモリ ２２ プロセシングエレメント ２３ シフトレジスタ ２０１〜２０４ 信号線 １０１〜１０２ 信号線 ３ メモリバス ４ 命令供給バス １０ 外部メモリバス ２０ 外部命令供給バス ３０ コントローラ
Claims (1)
- 【請求項１】 プロセッサエレメントとメモリとシリア
ルデータ入出力レジスタとから構成されるプロセッサ
を、複数個一次元状に接続したものを１つのＬＳＩ上に
集積した並列処理装置であって、各プロセッサ内のメモ
リと、プロセシングエレメントと、シリアルデータ入出
力レジスタとの間でデータを転送する手段と、隣接プロ
セッサのプロセシングエレメント間でデータを転送する
手段と、ＬＳＩ内の両端のプロセッサから、ＬＳＩ外部
へ信号を引き出し、複数ＬＳＩを一次元状に接続する手
段と、各プロセッサ内のメモリを、ＬＳＩ外部からは一
つの大きなメモリとみなして、アクセスする手段と、各
プロセッサ内のシリアルデータ入出力レジスタと外部と
の間で、プロセッサとは別のクロックを用いて逐次的に
データを入出力する手段と、全プロセッサに対して同一
の命令を同時に供給する手段とを有することを特徴とす
る並列処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274674A JPH06195480A (ja) | 1992-10-13 | 1992-10-13 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274674A JPH06195480A (ja) | 1992-10-13 | 1992-10-13 | 並列処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195480A true JPH06195480A (ja) | 1994-07-15 |
Family
ID=17544986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274674A Pending JPH06195480A (ja) | 1992-10-13 | 1992-10-13 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195480A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021284A1 (en) * | 1998-10-07 | 2000-04-13 | Hamamatsu Photonics K. K. | High-speed vision sensor |
| US6970196B1 (en) | 1999-03-16 | 2005-11-29 | Hamamatsu Photonics K.K. | High-speed vision sensor with image processing function |
-
1992
- 1992-10-13 JP JP4274674A patent/JPH06195480A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000021284A1 (en) * | 1998-10-07 | 2000-04-13 | Hamamatsu Photonics K. K. | High-speed vision sensor |
| US6608296B1 (en) | 1998-10-07 | 2003-08-19 | Hamamatsu Photonics K.K. | High-speed vision sensor having a parallel processing system |
| JP2010136413A (ja) * | 1998-10-07 | 2010-06-17 | Hamamatsu Photonics Kk | 高速視覚センサ装置 |
| US6970196B1 (en) | 1999-03-16 | 2005-11-29 | Hamamatsu Photonics K.K. | High-speed vision sensor with image processing function |
| US7532244B2 (en) | 1999-03-16 | 2009-05-12 | Hamamatsu Photonics K.K. | High-speed vision sensor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4860248A (en) | Pixel slice processor with frame buffers grouped according to pixel bit width | |
| US6421772B1 (en) | Parallel computer with improved access to adjacent processor and memory elements | |
| JP3068394B2 (ja) | センサシステム | |
| JPH06195480A (ja) | 並列処理装置 | |
| US6748514B2 (en) | Parallel processor and image processing system for simultaneous processing of plural image data items without additional circuit delays and power increases | |
| US6725369B1 (en) | Circuit for allowing data return in dual-data formats | |
| JP4554582B2 (ja) | 並列プロセッサ | |
| US20080235647A1 (en) | Modular design method and apparatus | |
| JPH0567203A (ja) | 信号処理用プロセツサ | |
| JP2513613B2 (ja) | 画像演算処理装置 | |
| JPH0757075A (ja) | パターン処理用１チップ並列処理装置のプロセッサ要素 | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| US4841298A (en) | Bit pattern conversion system | |
| JPH0346833B2 (ja) | ||
| JP3039043B2 (ja) | 並列プロセッサ | |
| JP2513275B2 (ja) | 計算機のインタフェ―ス方式 | |
| JP2000076199A (ja) | デバッグ端子を有するマルチプロセッサ装置 | |
| JPS63118885A (ja) | 並列型画像処理プロセツサ | |
| JPH04291681A (ja) | 超高速画像処理システムのフィルタリング処理方式 | |
| JPH0612316A (ja) | 画像メモリデータの並列−直列変換回路 | |
| JPH0312752A (ja) | 画像データアクセス方式 | |
| JPS61248144A (ja) | 画像デ−タ記憶装置 | |
| JPH05165771A (ja) | ディジタル集積回路装置 | |
| JP2006294045A (ja) | 並列プロセッサ及びそれを用いた画像処理装置 | |
| JPH08297650A (ja) | アレイプロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950822 |