JPH0612316A - 画像メモリデータの並列−直列変換回路 - Google Patents
画像メモリデータの並列−直列変換回路Info
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- JPH0612316A JPH0612316A JP4167739A JP16773992A JPH0612316A JP H0612316 A JPH0612316 A JP H0612316A JP 4167739 A JP4167739 A JP 4167739A JP 16773992 A JP16773992 A JP 16773992A JP H0612316 A JPH0612316 A JP H0612316A
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- Japan
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- parallel
- planes
- gate array
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- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 34
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 230000009977 dual effect Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Image Processing (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 並列−直列変換用ゲートアレイ３のピン数を
減らし製造容易にする。 【構成】 ２群のメモリ１、２に記憶した８プレーン分
のカラー画像データを、３２ビットのデータバス４を通
じて、２個のバッファメモリ３１、３２に一旦記憶させ
たあと、並列−直列変換回路３３で変換する。
減らし製造容易にする。 【構成】 ２群のメモリ１、２に記憶した８プレーン分
のカラー画像データを、３２ビットのデータバス４を通
じて、２個のバッファメモリ３１、３２に一旦記憶させ
たあと、並列−直列変換回路３３で変換する。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タシステムなどで処理されたディジタルカラー画像デー
タをディスプレイ装置に転送するための並列−直列変換
回路に関する。
タシステムなどで処理されたディジタルカラー画像デー
タをディスプレイ装置に転送するための並列−直列変換
回路に関する。
【０００２】
【従来の技術】従来、デュアルポートメモリを用いたカ
ラー画像データ出力回路では、図３に示すように、デュ
アルポートメモリから並列データとして取りだし、この
並列データを並列−直列変換回路に送り、直列データに
変換してＣＲＴディスプレイ装置に出力している。
ラー画像データ出力回路では、図３に示すように、デュ
アルポートメモリから並列データとして取りだし、この
並列データを並列−直列変換回路に送り、直列データに
変換してＣＲＴディスプレイ装置に出力している。
【０００３】パーソナルコンピュータシステムなどで処
理されるフルカラー画像のデータは、８プレーンで構成
されていることが多く、各プレーンは上位８ビット、下
位８ビットのデータに分けられてデュアルポートメモリ
から並列−直列変換回路へ交互に送られるので、６４ビ
ット分のデータバスを使用する。
理されるフルカラー画像のデータは、８プレーンで構成
されていることが多く、各プレーンは上位８ビット、下
位８ビットのデータに分けられてデュアルポートメモリ
から並列−直列変換回路へ交互に送られるので、６４ビ
ット分のデータバスを使用する。
【０００４】
【発明が解決しようとする課題】従来の回路では、上記
の様に、６４ビット分のデータバスを使用するため、回
路が複雑になるのと、デュアルポートメモリから並列デ
ータとして取りだした並列データを、直列データに変換
するための並列−直列変換回路をゲートアレイ素子にす
るには多量のピン数が必要になるという問題があった。
の様に、６４ビット分のデータバスを使用するため、回
路が複雑になるのと、デュアルポートメモリから並列デ
ータとして取りだした並列データを、直列データに変換
するための並列−直列変換回路をゲートアレイ素子にす
るには多量のピン数が必要になるという問題があった。
【０００５】
【課題を解決するための手段】本発明はこのような課題
を解決するためになされたもので、１プレーンが８ビッ
トで、８プレーンからなるカラー画像を記憶したデュア
ルポートメモリから読みだした並列データを直列データ
に変換する変換回路において、前記のデュアルポートメ
モリを、それぞれ４プレーン分のデータを記憶する２群
のメモリで構成し、それぞれのプレーンのデータを上
位、下位それぞれ８ビットで交互に出力するようにし、
この２群のメモリの出力を共通の３２ビットのデータバ
スを通じて２個のバッファメモリに接続し、この２個の
バッファメモリの出力を並列−直列変換回路に接続する
ことで、ゲートアレイのピン数を減少させるようにした
ものである。
を解決するためになされたもので、１プレーンが８ビッ
トで、８プレーンからなるカラー画像を記憶したデュア
ルポートメモリから読みだした並列データを直列データ
に変換する変換回路において、前記のデュアルポートメ
モリを、それぞれ４プレーン分のデータを記憶する２群
のメモリで構成し、それぞれのプレーンのデータを上
位、下位それぞれ８ビットで交互に出力するようにし、
この２群のメモリの出力を共通の３２ビットのデータバ
スを通じて２個のバッファメモリに接続し、この２個の
バッファメモリの出力を並列−直列変換回路に接続する
ことで、ゲートアレイのピン数を減少させるようにした
ものである。
【０００６】
【実施例】図１は本発明の一実施例のブロック図で、１
はプレーン０ー４の画像データを記憶するデュアルポー
トメモリのＤＲＡＭ−Ａ、２はプレーン５ー７の画像デ
ータを記憶するデュアルポートメモリのＤＲＡＭ−Ｂで
あり、プレーン０ー７でフル色のカラー画像を１画面表
示することができる。
はプレーン０ー４の画像データを記憶するデュアルポー
トメモリのＤＲＡＭ−Ａ、２はプレーン５ー７の画像デ
ータを記憶するデュアルポートメモリのＤＲＡＭ−Ｂで
あり、プレーン０ー７でフル色のカラー画像を１画面表
示することができる。
【０００７】各プレーンのデータは、上位８ビット、下
位８ビットのデータ形式で読み出され、デュアルポート
メモリ１、２の出力端子はそれぞれ３２ビットのデータ
バス４に接続される。
位８ビットのデータ形式で読み出され、デュアルポート
メモリ１、２の出力端子はそれぞれ３２ビットのデータ
バス４に接続される。
【０００８】データバス４の他端は並列−直列変換ゲー
トアレイ３の端子を通じて、ゲートアレイ３の内部に設
けられたバッファメモリ３１、３２に接続され、制御信
号ＳＯＥ０、ＳＯＥ１によって、プレーン０ー４の画像
データはバッファメモリ３１に、プレーン５ー７の画像
データはバッファメモリ３２に、再び分離・記憶さる。
トアレイ３の端子を通じて、ゲートアレイ３の内部に設
けられたバッファメモリ３１、３２に接続され、制御信
号ＳＯＥ０、ＳＯＥ１によって、プレーン０ー４の画像
データはバッファメモリ３１に、プレーン５ー７の画像
データはバッファメモリ３２に、再び分離・記憶さる。
【０００９】バッファメモリ３１、３２に記憶された画
像データは、ゲートアレイ３の内部で６４本のバス５を
通じて並列−直列変換器３３に送られるので、プレーン
０ー７の並列画像データは並列−直列変換器３３によっ
て直列画像データに変換されてデータバス６によりゲー
トアレイ３から出力される。
像データは、ゲートアレイ３の内部で６４本のバス５を
通じて並列−直列変換器３３に送られるので、プレーン
０ー７の並列画像データは並列−直列変換器３３によっ
て直列画像データに変換されてデータバス６によりゲー
トアレイ３から出力される。
【００１０】従って、ゲートアレイ３の入力端子は、３
２本に減少させられる。
２本に減少させられる。
【００１１】本実施例では、８プレーン分の画像メモリ
を２ブロックに分けるようにしたが、４ブロックに分け
ることでデータバスを１６本に減少させることも可能で
ある。
を２ブロックに分けるようにしたが、４ブロックに分け
ることでデータバスを１６本に減少させることも可能で
ある。
【００１２】
【発明の効果】以上説明したように、８プレーン分の画
像メモリを２ブロックに分け、交互に画像データを読み
出す様にしたことで、データバス数を６４本から３２本
に減少させることができ、これによりゲートアレイ３に
多量のピンの必要性がなくなって製造が容易になる、ま
た同時に状態が遷移するピンの数も減少するため、電源
電流を減少させることも可能となる。
像メモリを２ブロックに分け、交互に画像データを読み
出す様にしたことで、データバス数を６４本から３２本
に減少させることができ、これによりゲートアレイ３に
多量のピンの必要性がなくなって製造が容易になる、ま
た同時に状態が遷移するピンの数も減少するため、電源
電流を減少させることも可能となる。
【図１】実施例の回路ブロック図
【図２】実施例の制御信号タイミングチャート
【図３】従来例の回路ブロック図およびタイミングチャ
ート
ート
１ デュアルポートメモリＤＲＡＭ−Ａ ２ デュアルポートメモリＤＲＡＭ−Ｂ ３ 並列−直列変換ゲートアレイ ３１、３２ バッファメモリ ３３ 並列−直列変換器 ４ データバス（３２本） ５ データバス（６４本） ６ データバス（８本） １０ デュアルポートメモリＤＲＡＭ １１ データバス（６４本） １２ データバス（８本）
Claims (1)
- 【請求項１】 １プレーンあたり８ビットで、８プレー
ンからなるカラー画像を記憶したデュアルポートメモリ
から読みだした並列データを直列データに変換する変換
回路であって、 前記デュアルポートメモリは、それぞれ４プレーン分の
データを記憶する２個のメモリで構成されていることを
特徴とする画像メモリデータの並列−直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167739A JPH0612316A (ja) | 1992-06-25 | 1992-06-25 | 画像メモリデータの並列−直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167739A JPH0612316A (ja) | 1992-06-25 | 1992-06-25 | 画像メモリデータの並列−直列変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612316A true JPH0612316A (ja) | 1994-01-21 |
Family
ID=15855230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167739A Pending JPH0612316A (ja) | 1992-06-25 | 1992-06-25 | 画像メモリデータの並列−直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612316A (ja) |
-
1992
- 1992-06-25 JP JP4167739A patent/JPH0612316A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |