JPH06195991A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06195991A JPH06195991A JP34689092A JP34689092A JPH06195991A JP H06195991 A JPH06195991 A JP H06195991A JP 34689092 A JP34689092 A JP 34689092A JP 34689092 A JP34689092 A JP 34689092A JP H06195991 A JPH06195991 A JP H06195991A
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Abstract
(57)【要約】
【目的】高速動作であっても低速動作であっても、また
高温環境下でも低温環境下であっても正確かつ安定して
動作するマスクＲＯＭを実現することのできる半導体装
置の提供。 【構成】複数のマスクＲＯＭセル（５２1 ，…，５２
n ）を有するマスクＲＯＭに用いられる半導体装置（１
０）であって、これらの複数のマスクＲＯＭセル（５２
i ）に対して設けられ、前記マスクＲＯＭセル（５２
i ）の保持データを読み出すための、読み出し感度の異
なる複数のマスクＲＯＭセンスアンプ（１４，１６）
と、これらのマスクＲＯＭセンスアンプ（１４，１６）
を切り換える手段（１８）とを有する。
高温環境下でも低温環境下であっても正確かつ安定して
動作するマスクＲＯＭを実現することのできる半導体装
置の提供。 【構成】複数のマスクＲＯＭセル（５２1 ，…，５２
n ）を有するマスクＲＯＭに用いられる半導体装置（１
０）であって、これらの複数のマスクＲＯＭセル（５２
i ）に対して設けられ、前記マスクＲＯＭセル（５２
i ）の保持データを読み出すための、読み出し感度の異
なる複数のマスクＲＯＭセンスアンプ（１４，１６）
と、これらのマスクＲＯＭセンスアンプ（１４，１６）
を切り換える手段（１８）とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、安
定に動作するマスクＲＯＭを実現するためのセンスアン
プを備える半導体装置に関する。
定に動作するマスクＲＯＭを実現するためのセンスアン
プを備える半導体装置に関する。
【０００２】
【従来の技術】従来より、プログラムデータをマスクデ
ータとして取り込み、ＬＳＩ製造工程のウエハ工程中に
プログラムを行うマスクＲＯＭが用いられている。マス
クＲＯＭは、データ作成後サンプル入手までのターンア
ラウンドタイム（ＴＡＴ，Turn-Around Time）は長い
が、同一のものを大量に使用する場合には最も低コスト
のＲＯＭであり、例えば漢字ＲＯＭなど標準品として利
用が可能なものに用いられている。
ータとして取り込み、ＬＳＩ製造工程のウエハ工程中に
プログラムを行うマスクＲＯＭが用いられている。マス
クＲＯＭは、データ作成後サンプル入手までのターンア
ラウンドタイム（ＴＡＴ，Turn-Around Time）は長い
が、同一のものを大量に使用する場合には最も低コスト
のＲＯＭであり、例えば漢字ＲＯＭなど標準品として利
用が可能なものに用いられている。
【０００３】ところで、従来のマスクＲＯＭの一例を図
３に示す。同図に示すマスクＲＯＭ５０は、イオン注入
プログラム方式のＮＡＮＤ型マスクＲＯＭと呼ばれ、図
示例ではマスクＲＯＭアレイの所定のマスクＲＯＭ列の
みが示されているが、マスクＲＯＭセル列５２，５３
と、負荷ＰＭＯＳトランジスタ５４と、ＮＭＯＳトラン
ジスタ（以下、単にＮＭＯＳという）５６と、センスア
ンプとして機能するインバータ５８とを有し、マスクＲ
ＯＭ列５２は、複数のマスクＲＯＭセル５２，５２2 ，
５２3 …，５２n-1 ，５２n からなり、各メモリセルは
ＮＭＯＳからなり、ｎ個のＮＭＯＳが直列接続されてか
らなる。
３に示す。同図に示すマスクＲＯＭ５０は、イオン注入
プログラム方式のＮＡＮＤ型マスクＲＯＭと呼ばれ、図
示例ではマスクＲＯＭアレイの所定のマスクＲＯＭ列の
みが示されているが、マスクＲＯＭセル列５２，５３
と、負荷ＰＭＯＳトランジスタ５４と、ＮＭＯＳトラン
ジスタ（以下、単にＮＭＯＳという）５６と、センスア
ンプとして機能するインバータ５８とを有し、マスクＲ
ＯＭ列５２は、複数のマスクＲＯＭセル５２，５２2 ，
５２3 …，５２n-1 ，５２n からなり、各メモリセルは
ＮＭＯＳからなり、ｎ個のＮＭＯＳが直列接続されてか
らなる。
【０００４】なお、説明を容易にするためにマスクＲＯ
Ｍセル列５２のメモリセル５２2 のＮＭＯＳのみがイオ
ン注入されたディプレッションタイプＮＭＯＳトランジ
スタ（以下単にＤ−ＮＭＯＳという）でデータ“１”が
書き込まれており、他のセル５２1 ，５２3 〜５２n は
すべてイオン注入されないエンハンスメントタイプＮＭ
ＯＳトランジスタ（以下単にＥ−ＮＭＯＳという）であ
り、データ“０”が書き込まれているとする。
Ｍセル列５２のメモリセル５２2 のＮＭＯＳのみがイオ
ン注入されたディプレッションタイプＮＭＯＳトランジ
スタ（以下単にＤ−ＮＭＯＳという）でデータ“１”が
書き込まれており、他のセル５２1 ，５２3 〜５２n は
すべてイオン注入されないエンハンスメントタイプＮＭ
ＯＳトランジスタ（以下単にＥ−ＮＭＯＳという）であ
り、データ“０”が書き込まれているとする。
【０００５】まず、マスクＲＯＭ５０は正常に動作して
いる場合について考える。プリチャージ信号ＰｒがＨ
（ハイ）レベル“１”となってプリチャージタイミング
になると、反転プリチャージ信号ＰｒバーはＬ（ロウ）
レベル“０”となり、ＮＭＯＳ５６はオフとなるが、Ｐ
ＭＯＳトランジスタ（以下単にＰＭＯＳという）５４は
オンしてそのドレイン側のノードＱに充電電荷が充電さ
れる。なお、この時、各セル５２1 ，…，５２n のワー
ド線Ｗ1 ，…，Ｗn はすべてＨレベルとされているが、
ＮＭＯＳ５６がオフとなっているので、セル列５２には
電流は流れない。その結果、図４（ａ）に示すように、
ＰＭＯＳ５４のドレイン側のノードＱはＨレベルとな
り、センスアンプであるインバータ５８の出力ＯＵＴは
Ｌレベル“０”が出力されることになる。
いる場合について考える。プリチャージ信号ＰｒがＨ
（ハイ）レベル“１”となってプリチャージタイミング
になると、反転プリチャージ信号ＰｒバーはＬ（ロウ）
レベル“０”となり、ＮＭＯＳ５６はオフとなるが、Ｐ
ＭＯＳトランジスタ（以下単にＰＭＯＳという）５４は
オンしてそのドレイン側のノードＱに充電電荷が充電さ
れる。なお、この時、各セル５２1 ，…，５２n のワー
ド線Ｗ1 ，…，Ｗn はすべてＨレベルとされているが、
ＮＭＯＳ５６がオフとなっているので、セル列５２には
電流は流れない。その結果、図４（ａ）に示すように、
ＰＭＯＳ５４のドレイン側のノードＱはＨレベルとな
り、センスアンプであるインバータ５８の出力ＯＵＴは
Ｌレベル“０”が出力されることになる。
【０００６】次に、データ読み出し（サンプリング）タ
イミングとなり、プリチャージ信号ＰｒがＨレベルから
Ｌレベルに変化し、反転プリチャージ信号ＰｒバーはＬ
からＨに変化するとともに、例えば、ワード線Ｗ1 が選
択され、ＨレベルからＬレベルに変化したとすると、Ｐ
ＭＯＳ５４はオフとなり、ＮＭＯＳ５６はオンとなり、
メモリセル５２1 のメモリトランジスタはＥ−ＮＭＯＳ
であるのでオフとなるため、マスクＲＯＭセル列５２に
はリーク電流しか流れない。このリーク電流によってノ
ードＱのプリチャージ電荷が流出し、図４（ａ）に示す
ようにノードＱのプリチャージ電位は徐々に低下する
が、インバータ５８の反転電位Ｖｒを超えて低下するこ
とはない。従って、インバータ５８はＬレベル出力を維
持するので、データ“０”が正しく読み出される。
イミングとなり、プリチャージ信号ＰｒがＨレベルから
Ｌレベルに変化し、反転プリチャージ信号ＰｒバーはＬ
からＨに変化するとともに、例えば、ワード線Ｗ1 が選
択され、ＨレベルからＬレベルに変化したとすると、Ｐ
ＭＯＳ５４はオフとなり、ＮＭＯＳ５６はオンとなり、
メモリセル５２1 のメモリトランジスタはＥ−ＮＭＯＳ
であるのでオフとなるため、マスクＲＯＭセル列５２に
はリーク電流しか流れない。このリーク電流によってノ
ードＱのプリチャージ電荷が流出し、図４（ａ）に示す
ようにノードＱのプリチャージ電位は徐々に低下する
が、インバータ５８の反転電位Ｖｒを超えて低下するこ
とはない。従って、インバータ５８はＬレベル出力を維
持するので、データ“０”が正しく読み出される。
【０００７】次に再びプリチャージ信号ＰｒがＨからＬ
に変化し、プリチャージタイミングとなると、ＰＭＯＳ
５４がオンし、ＮＭＯＳ５６はオフし、ワード線Ｗ1 は
再びＬからＨに変化し、図４（ａ）に示すようにノード
Ｑに所電量の電荷がプリチャージされ、プリチャージ電
位まで引き上げられる。この後、プリチャージ信号Ｐ r
がＬからＨに変化し、データ読み出しタイミングになっ
て、例えばワード線Ｗ 2 が選択され、ＨからＬに変化し
たとすると、ＰＭＯＳ５４はオフするがＮＭＯＳ５６は
オンし、メモリセル５２2 のメモリトランジスタはＤ−
ＮＭＯＳであるのでゲート電位がＬレベルとなってもオ
フすることはなくオン状態を維持するので、ノードＱに
蓄えられていた電荷は、メモリセル列５２を通って、Ｎ
ＭＯＳ５６から流失する。このためノードＱの電位はＬ
レベル（“０”）となり、インバータ５８の反転電位Ｖ
r より低下し、インバータ５８はＨレベル出力“１”を
出力し、データ“１”が正しく読み出される。このよう
に正常動作時においては、図３に示すマスクＲＯＭ５０
は正確な読み出しを行うことができる。
に変化し、プリチャージタイミングとなると、ＰＭＯＳ
５４がオンし、ＮＭＯＳ５６はオフし、ワード線Ｗ1 は
再びＬからＨに変化し、図４（ａ）に示すようにノード
Ｑに所電量の電荷がプリチャージされ、プリチャージ電
位まで引き上げられる。この後、プリチャージ信号Ｐ r
がＬからＨに変化し、データ読み出しタイミングになっ
て、例えばワード線Ｗ 2 が選択され、ＨからＬに変化し
たとすると、ＰＭＯＳ５４はオフするがＮＭＯＳ５６は
オンし、メモリセル５２2 のメモリトランジスタはＤ−
ＮＭＯＳであるのでゲート電位がＬレベルとなってもオ
フすることはなくオン状態を維持するので、ノードＱに
蓄えられていた電荷は、メモリセル列５２を通って、Ｎ
ＭＯＳ５６から流失する。このためノードＱの電位はＬ
レベル（“０”）となり、インバータ５８の反転電位Ｖ
r より低下し、インバータ５８はＨレベル出力“１”を
出力し、データ“１”が正しく読み出される。このよう
に正常動作時においては、図３に示すマスクＲＯＭ５０
は正確な読み出しを行うことができる。
【０００８】
【発明が解決しようとする課題】ところで、図３に示す
マスクＲＯＭ５０を高温環境下で低速動作させるとき、
図４（ａ）および（ｂ）に示すように、プリチャージ時
間Ｔp サンプリング時間（ダータ読み出し時間）Ｔs
は、いずも正常動作時のプリチャージ時間Ｔpoおよびサ
ンプリング時間Ｔsoに比べて増大する。このため、デー
タ“０”を読み出す時、すなわち、上述しようにワード
線Ｗ1 を選択し、Ｅ−ＮＭＯＳであるメモリセル５２1
のゲートをＬレベルにしてＥ−ＮＭＯＳ５２1 をオフし
た時、サンプリングタイムＴs が長いため、Ｅ−ＮＭＯ
Ｓ５２1 を流れるリーク電流によってマスクＲＯＭセル
５２を通って流出するノードＱのプリチャージ電荷が多
くなり、ノードＱの電位の低下が正常動作時より大きく
なる。このため、ノードＱの電位がインバータ５８の反
転電位Ｖr を超えて低下し、インバータ５８のＯＵＴ出
力がＨレベルとなり、誤って、データ“１”を読み出す
結果となる恐れがあるという問題があった。このよう
に、従来のマスクＲＯＭにおいては単一のセンスアンプ
でデータをセンスして出力しているので、高温動作時に
誤動作する恐れがあるという問題があった。
マスクＲＯＭ５０を高温環境下で低速動作させるとき、
図４（ａ）および（ｂ）に示すように、プリチャージ時
間Ｔp サンプリング時間（ダータ読み出し時間）Ｔs
は、いずも正常動作時のプリチャージ時間Ｔpoおよびサ
ンプリング時間Ｔsoに比べて増大する。このため、デー
タ“０”を読み出す時、すなわち、上述しようにワード
線Ｗ1 を選択し、Ｅ−ＮＭＯＳであるメモリセル５２1
のゲートをＬレベルにしてＥ−ＮＭＯＳ５２1 をオフし
た時、サンプリングタイムＴs が長いため、Ｅ−ＮＭＯ
Ｓ５２1 を流れるリーク電流によってマスクＲＯＭセル
５２を通って流出するノードＱのプリチャージ電荷が多
くなり、ノードＱの電位の低下が正常動作時より大きく
なる。このため、ノードＱの電位がインバータ５８の反
転電位Ｖr を超えて低下し、インバータ５８のＯＵＴ出
力がＨレベルとなり、誤って、データ“１”を読み出す
結果となる恐れがあるという問題があった。このよう
に、従来のマスクＲＯＭにおいては単一のセンスアンプ
でデータをセンスして出力しているので、高温動作時に
誤動作する恐れがあるという問題があった。
【０００９】本発明は、上記従来技術の実情を鑑みてな
されたものであって、その目的は、高速動作であっても
低速動作であっても、また高温環境下でも低温環境下で
あっても正確かつ安定して動作するマスクＲＯＭを実現
することのできる半導体装置を提供するにある。
されたものであって、その目的は、高速動作であっても
低速動作であっても、また高温環境下でも低温環境下で
あっても正確かつ安定して動作するマスクＲＯＭを実現
することのできる半導体装置を提供するにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のマスクＲＯＭセルを有するマスク
ＲＯＭに用いられる半導体装置であって、これらの複数
のマスクＲＯＭセルに対して設けられ、前記マスクＲＯ
Ｍセルの保持データを読み出すための、読み出し感度の
異なる複数のマスクＲＯＭセンスアンプと、これらのマ
スクＲＯＭセンスアンプを切り換える手段とを有するこ
とを特徴とする半導体装置を提供するものである。
に、本発明は、複数のマスクＲＯＭセルを有するマスク
ＲＯＭに用いられる半導体装置であって、これらの複数
のマスクＲＯＭセルに対して設けられ、前記マスクＲＯ
Ｍセルの保持データを読み出すための、読み出し感度の
異なる複数のマスクＲＯＭセンスアンプと、これらのマ
スクＲＯＭセンスアンプを切り換える手段とを有するこ
とを特徴とする半導体装置を提供するものである。
【００１１】
【発明の作用】本発明の半導体装置は、高速動作時や低
温動作時などの、通常の動作時には、例えばＮＡＮＤ型
マスクＲＯＭのセンスアンプとして高感度もしくは通常
感度のセンスアンプをマスクＲＯＭのメモリセルのデー
タの読み出しに使用し、高温低速動作時には低感度のセ
ンスアンプに切り換えて、これを使用するものである。
例えば、本発明の半導体装置ＮＡＮＤ型マスクＲＯＭに
おいて、センスアンプとしてインバータを用いる際に、
高い反転電位を持つインバータと低い反転電位のインバ
ータとを切り換えて使用するものである。従って、本発
明のマスクＲＯＭにおいて、通常動作時は、もちろん、
高温低速動作時においてもデータの読み出しのためのセ
ンスアンプの誤動作を防止し、常に正確かつ安定して動
作を行わせることができる。
温動作時などの、通常の動作時には、例えばＮＡＮＤ型
マスクＲＯＭのセンスアンプとして高感度もしくは通常
感度のセンスアンプをマスクＲＯＭのメモリセルのデー
タの読み出しに使用し、高温低速動作時には低感度のセ
ンスアンプに切り換えて、これを使用するものである。
例えば、本発明の半導体装置ＮＡＮＤ型マスクＲＯＭに
おいて、センスアンプとしてインバータを用いる際に、
高い反転電位を持つインバータと低い反転電位のインバ
ータとを切り換えて使用するものである。従って、本発
明のマスクＲＯＭにおいて、通常動作時は、もちろん、
高温低速動作時においてもデータの読み出しのためのセ
ンスアンプの誤動作を防止し、常に正確かつ安定して動
作を行わせることができる。
【００１２】
【実施例】本発明に係る半導体装置を添付の図面に示す
好適実施例に基づいて詳細に説明する。
好適実施例に基づいて詳細に説明する。
【００１３】図１は、本発明の半導体装置の一実施例の
構成回路図である。同図に示すように、本発明の半導体
装置１０は、イオン注入プログラム方式のＮＡＮＤ型マ
スクＲＯＭを構成し、その一部が示されるが、マスクＲ
ＯＭセルアレイ１２のあるマスクＲＯＭセル列５２，５
３と、負荷ＰＭＯＳトランジスタ５４と、ＮＭＯＳトラ
ンジスタ５６とを備え、本発明の特徴部分を構成する高
速時用センスアンプ１４と、低速時用センスアンプ１６
と、センスアンプ切換回路１８とを有する。ここで、マ
スクＲＯＭセル列５２，５３、ＰＭＯＳ５４およびＮＭ
ＯＳ５６からなるマスクＲＯＭ部分は、図３に示すマス
クＲＯＭ５０と同一であるので同一の番号には同一の番
号を付し、その詳細な説明は省略する。
構成回路図である。同図に示すように、本発明の半導体
装置１０は、イオン注入プログラム方式のＮＡＮＤ型マ
スクＲＯＭを構成し、その一部が示されるが、マスクＲ
ＯＭセルアレイ１２のあるマスクＲＯＭセル列５２，５
３と、負荷ＰＭＯＳトランジスタ５４と、ＮＭＯＳトラ
ンジスタ５６とを備え、本発明の特徴部分を構成する高
速時用センスアンプ１４と、低速時用センスアンプ１６
と、センスアンプ切換回路１８とを有する。ここで、マ
スクＲＯＭセル列５２，５３、ＰＭＯＳ５４およびＮＭ
ＯＳ５６からなるマスクＲＯＭ部分は、図３に示すマス
クＲＯＭ５０と同一であるので同一の番号には同一の番
号を付し、その詳細な説明は省略する。
【００１４】マスクＲＯＭセル列５２は、複数のメモリ
セル５２，５２2 ，５２3 ，…，５２n からなり、各メ
モリセルはそれぞれ直列接続されたｎ個ＮＭＯＳによっ
て構成される。各メモリセル５２1 ，５２2 ，…，５２
n の各ゲートには、各々ワード線Ｗ1 ，Ｗ2 ，Ｗ3 ，
…，Ｗn が接続され、これらのワード線Ｗ1 ，…，Ｗn
は図示しないロウデコーダによって選択される。ここ
で、マスクＲＯＭセル列５３は、マスクＲＯＭセル列５
２と同様の構成を有する。
セル５２，５２2 ，５２3 ，…，５２n からなり、各メ
モリセルはそれぞれ直列接続されたｎ個ＮＭＯＳによっ
て構成される。各メモリセル５２1 ，５２2 ，…，５２
n の各ゲートには、各々ワード線Ｗ1 ，Ｗ2 ，Ｗ3 ，
…，Ｗn が接続され、これらのワード線Ｗ1 ，…，Ｗn
は図示しないロウデコーダによって選択される。ここ
で、マスクＲＯＭセル列５３は、マスクＲＯＭセル列５
２と同様の構成を有する。
【００１５】マスクＲＯＭセル列５２，５３の一端、す
なわちメモリセル５２1 のＮＭＯＳのドレイン側端はＰ
ＭＯＳ５４のドレインに接続され、その接続部がノード
Ｑとなる。このノードＱからは信号線Ｓ2 が延出し、高
反転電位を持つインバータによって構成される高速時用
センスアンプ１４および低反転電位を持つインバータに
よって構成される低速時用センスアンプ１６に接続され
る。ＰＭＯＳ５４のソースは電源に接続される。
なわちメモリセル５２1 のＮＭＯＳのドレイン側端はＰ
ＭＯＳ５４のドレインに接続され、その接続部がノード
Ｑとなる。このノードＱからは信号線Ｓ2 が延出し、高
反転電位を持つインバータによって構成される高速時用
センスアンプ１４および低反転電位を持つインバータに
よって構成される低速時用センスアンプ１６に接続され
る。ＰＭＯＳ５４のソースは電源に接続される。
【００１６】マスクＲＯＭセル列５２，５３の他端、す
なわちメモリセル５２n のＮＭＯＳのソース側端はＮＭ
ＯＳ５６のドレインに接続され、ＮＭＯＳ５６のソース
は接地される。ＰＭＯＳ５４およびＮＭＯＳ５６の各ゲ
ートには図示しないプリチャージ信号源から反転プリチ
ャージ信号Ｐr バーが入力されるプリチャージ信号線Ｓ
1 が接続される。
なわちメモリセル５２n のＮＭＯＳのソース側端はＮＭ
ＯＳ５６のドレインに接続され、ＮＭＯＳ５６のソース
は接地される。ＰＭＯＳ５４およびＮＭＯＳ５６の各ゲ
ートには図示しないプリチャージ信号源から反転プリチ
ャージ信号Ｐr バーが入力されるプリチャージ信号線Ｓ
1 が接続される。
【００１７】高速時用センスアンプ１４は、反転電位の
高いインバータによって構成され、低速時用センスアン
プ１６は、反転電位の低いインバータによって構成され
る。ここで、センスアンプ１４または１６として用いら
れるインバータの反転電位の高低は、マスクＲＯＭセル
列５２を構成するメモリセル５２1 ，…，５２n の特性
およびその個数ｎ、ＰＭＯＳ５４、ＮＭＯＳ５６の特性
ノードＱの電位、ならびに高温低速時のサンプリングタ
イム（データ読み出し時間）Ｔs などによって適宜選択
すればよい。高速時用センスアンプ１４に用いられるイ
ンバータは、通常時に誤動作しない通常動作用の従来公
知のインバータを用いることができる。すなわち、低速
時用センスアンプ１６用インバータの反転電位は、高速
時用センスアンプ１４用インバータの反転電位より低い
ものはもちろん、データ“０”読み出し時のサンプリン
グ終了時のノードＱの電位よりインバータが誤動作しな
い範囲より低く、データ“１”読み出し時の電位よりも
高い電位とするのがよい。このような低速用インバータ
（１６）の反転電位は、ＣＭＯＳインバータを構成する
ＰＭＯＳとＮＭＯＳとの比によって、適宜調整し、所要
の反転電位を得ることができる。
高いインバータによって構成され、低速時用センスアン
プ１６は、反転電位の低いインバータによって構成され
る。ここで、センスアンプ１４または１６として用いら
れるインバータの反転電位の高低は、マスクＲＯＭセル
列５２を構成するメモリセル５２1 ，…，５２n の特性
およびその個数ｎ、ＰＭＯＳ５４、ＮＭＯＳ５６の特性
ノードＱの電位、ならびに高温低速時のサンプリングタ
イム（データ読み出し時間）Ｔs などによって適宜選択
すればよい。高速時用センスアンプ１４に用いられるイ
ンバータは、通常時に誤動作しない通常動作用の従来公
知のインバータを用いることができる。すなわち、低速
時用センスアンプ１６用インバータの反転電位は、高速
時用センスアンプ１４用インバータの反転電位より低い
ものはもちろん、データ“０”読み出し時のサンプリン
グ終了時のノードＱの電位よりインバータが誤動作しな
い範囲より低く、データ“１”読み出し時の電位よりも
高い電位とするのがよい。このような低速用インバータ
（１６）の反転電位は、ＣＭＯＳインバータを構成する
ＰＭＯＳとＮＭＯＳとの比によって、適宜調整し、所要
の反転電位を得ることができる。
【００１８】センスアンプ切換回路１８は、入力信号と
して入力されるアンプ選択信号（セレクト信号；高速／
低速バー）ＳＥによって、高速時用センスアンプ１４の
出力と低速時用センスアンプ１６の出力とを切り換える
もので、ＡＮＤ回路２０とし反転入力・ＡＮＤ回路２２
とＯＲ回路２４とを有する。ＡＮＤ回路２０の一方入力
端はセレクト信号ＳＥが入力されるセレクト信号線Ｓ3
が接続され、他方入力端には高速時用センスアンプ１４
の出力線が接続され、セレクト信号ＳＥと高速時用セン
スアンプの出力とのＡＮＤ演算が行われる。１反転入力
・ＡＮＤ回路２２の一方反転入力端にはセレクト信号Ｓ
Ｅが接続され、他方入力端には低速時用センスアンプ１
６の出力線が接続され、反転セレクト信号ＳＥバーと低
速時用アンプ出力とのＡＮＤ演算が行われる。これらの
ＡＮＤ回路２０と１反転入力・ＡＮＤ回路２２の各出力
はＯＲ回路２４の両入力端に入力され、ＯＲ回路２４の
出力線Ｓ4 は延出し、本発明装置１０の出力（マスクＲ
ＯＭ１２としての出力）ＯＵＴとされる。ここで、セレ
クト信号ＳＥは図示しない制御回路によって、高速動作
時にはＨレベル（“１”）、低速動作時にはＬレベル
（“０”）となる。
して入力されるアンプ選択信号（セレクト信号；高速／
低速バー）ＳＥによって、高速時用センスアンプ１４の
出力と低速時用センスアンプ１６の出力とを切り換える
もので、ＡＮＤ回路２０とし反転入力・ＡＮＤ回路２２
とＯＲ回路２４とを有する。ＡＮＤ回路２０の一方入力
端はセレクト信号ＳＥが入力されるセレクト信号線Ｓ3
が接続され、他方入力端には高速時用センスアンプ１４
の出力線が接続され、セレクト信号ＳＥと高速時用セン
スアンプの出力とのＡＮＤ演算が行われる。１反転入力
・ＡＮＤ回路２２の一方反転入力端にはセレクト信号Ｓ
Ｅが接続され、他方入力端には低速時用センスアンプ１
６の出力線が接続され、反転セレクト信号ＳＥバーと低
速時用アンプ出力とのＡＮＤ演算が行われる。これらの
ＡＮＤ回路２０と１反転入力・ＡＮＤ回路２２の各出力
はＯＲ回路２４の両入力端に入力され、ＯＲ回路２４の
出力線Ｓ4 は延出し、本発明装置１０の出力（マスクＲ
ＯＭ１２としての出力）ＯＵＴとされる。ここで、セレ
クト信号ＳＥは図示しない制御回路によって、高速動作
時にはＨレベル（“１”）、低速動作時にはＬレベル
（“０”）となる。
【００１９】本発明の半導体装置１０は、基本的に以上
のように構成され、以下にその作用について図２（ａ）
および（ｂ）を参照して説明する。
のように構成され、以下にその作用について図２（ａ）
および（ｂ）を参照して説明する。
【００２０】なお、説明を容易にするために、図１に示
す半導体装置１０において、マスクＲＯＭセル列５２の
メモリセル５２2 のＮＭＯＳのみがディプレッションタ
イプＮＭＯＳ（Ｄ−ＮＭＯＳ）でデータ“１”が書き込
まれており、他のセル５２3はすべてエンハンスメント
タイプＮＭＯＳ（Ｅ−ＮＭＯＳ）であり、データ“０”
が書き込まれているとする。また、高速動作時にはアン
プ選択信号（セレクト信号）ＳＥはＨレベル、低速動作
時にはセレクト信号ＳＥはＬ（反転セレクト信号ＳＥバ
ーはＨ）レベルとなるとする。
す半導体装置１０において、マスクＲＯＭセル列５２の
メモリセル５２2 のＮＭＯＳのみがディプレッションタ
イプＮＭＯＳ（Ｄ−ＮＭＯＳ）でデータ“１”が書き込
まれており、他のセル５２3はすべてエンハンスメント
タイプＮＭＯＳ（Ｅ−ＮＭＯＳ）であり、データ“０”
が書き込まれているとする。また、高速動作時にはアン
プ選択信号（セレクト信号）ＳＥはＨレベル、低速動作
時にはセレクト信号ＳＥはＬ（反転セレクト信号ＳＥバ
ーはＨ）レベルとなるとする。
【００２１】まず、図２（ａ）に示す通常動作時におけ
る図１に示す半導体装置１０のセンスアンプ１４，１６
およびアンプ切換回路１８を除いたマスクＲＯＭ部分１
２の動作、従ってノードＱの電位の変化は図３に示すマ
スクＲＯＭ５０の図４（ａ）に示す正常動作時の動作お
よびノードＱの電位の変化と同じであるので詳細な説明
は省略する。通常動作時のノードＱの電位の変化は、図
２（ａ）のようになる。このノードＱの電位が両センス
アンプ１４，１６の両方に入力される。
る図１に示す半導体装置１０のセンスアンプ１４，１６
およびアンプ切換回路１８を除いたマスクＲＯＭ部分１
２の動作、従ってノードＱの電位の変化は図３に示すマ
スクＲＯＭ５０の図４（ａ）に示す正常動作時の動作お
よびノードＱの電位の変化と同じであるので詳細な説明
は省略する。通常動作時のノードＱの電位の変化は、図
２（ａ）のようになる。このノードＱの電位が両センス
アンプ１４，１６の両方に入力される。
【００２２】まず、データ“０”の読み出し時（上述の
ワード線Ｗ1 を選択した場合のサンプリング時）Ｔsoに
は、ノードＱの電位は、両センスアンプ１４および１６
の両インバータのそれぞれの反転電位ＶrHおよびＶrLま
で低下することはないので、両出力はＬレベルとなり、
アンプ切換回路１８のＡＮＤ回路２０および１反転入力
・ＡＮＤ回路２２に入力される。セレクト信号ＳＥはＨ
レベルとなっているので、ＡＮＤ回路２０が選択され、
その入力の一方がＬ、他方がＨよりその出力はＬとな
る。従ってＯＲ回路２４の一入力がＬとなり、１反転入
力・ＡＮＤ回路２２の出力がなんであっても、ＯＲ回路
２４の出力はＬとなる。従って、出力ＯＵＴは“Ｌ”と
なって、データ“０”が正しく読み出される。なお、こ
の時選択されない１反転入力・ＡＮＤ回路２２の両入力
（反転セレクト信号ＳＥバーはＬより）はＬで出力もＬ
となる。
ワード線Ｗ1 を選択した場合のサンプリング時）Ｔsoに
は、ノードＱの電位は、両センスアンプ１４および１６
の両インバータのそれぞれの反転電位ＶrHおよびＶrLま
で低下することはないので、両出力はＬレベルとなり、
アンプ切換回路１８のＡＮＤ回路２０および１反転入力
・ＡＮＤ回路２２に入力される。セレクト信号ＳＥはＨ
レベルとなっているので、ＡＮＤ回路２０が選択され、
その入力の一方がＬ、他方がＨよりその出力はＬとな
る。従ってＯＲ回路２４の一入力がＬとなり、１反転入
力・ＡＮＤ回路２２の出力がなんであっても、ＯＲ回路
２４の出力はＬとなる。従って、出力ＯＵＴは“Ｌ”と
なって、データ“０”が正しく読み出される。なお、こ
の時選択されない１反転入力・ＡＮＤ回路２２の両入力
（反転セレクト信号ＳＥバーはＬより）はＬで出力もＬ
となる。
【００２３】次に、データ“１”の読み出し時（ワード
線Ｗ2 が選択された場合のサンプリングタイムＴso）に
は、図２（ａ）に示すようにノードＱの電位は、少なく
とも高速時用アンプ１４の高反転電位ＶrHより低くな
る。図２（ａ）では、ノードＱの電位は低速時用アンプ
１６の低反転電位ＶrLより高くなっている。この時アン
プ１４の出力はＨ、セレクト信号ＳＥはＨよりＡＮＤ回
路２０の出力はＨとなり、１反転入力・ＡＮＤ回路２２
の出力に無関係にＯＫ回路２４からはＨが出力され、デ
ータ“１”が正しく読み出される。（なお、１反転入力
・ＡＮＤ回路２２の両入力はＬより出力はＬである）こ
うして通常動作におけるデータ“０”および“１”の読
み出しが正しく行われる。
線Ｗ2 が選択された場合のサンプリングタイムＴso）に
は、図２（ａ）に示すようにノードＱの電位は、少なく
とも高速時用アンプ１４の高反転電位ＶrHより低くな
る。図２（ａ）では、ノードＱの電位は低速時用アンプ
１６の低反転電位ＶrLより高くなっている。この時アン
プ１４の出力はＨ、セレクト信号ＳＥはＨよりＡＮＤ回
路２０の出力はＨとなり、１反転入力・ＡＮＤ回路２２
の出力に無関係にＯＫ回路２４からはＨが出力され、デ
ータ“１”が正しく読み出される。（なお、１反転入力
・ＡＮＤ回路２２の両入力はＬより出力はＬである）こ
うして通常動作におけるデータ“０”および“１”の読
み出しが正しく行われる。
【００２４】ところで、高温低速動作時には、ノードＱ
の電位の変化は図２（ｂ）に示すようになるとともに、
セレクト信号ＳＥがＬとなって、反転セレクト信号ＳＥ
バーがＨとなり、アンプ選択回路１８においては、１反
転入力・ＡＮＤ回路２２が選択され、ＡＮＤ回路２０は
選択されない。従って、ＡＮＤ回路２０の出力は必ずＬ
となるので、１反転入力・ＡＮＤ回路２２の出力が、出
力（ＯＵＴとして出力される。
の電位の変化は図２（ｂ）に示すようになるとともに、
セレクト信号ＳＥがＬとなって、反転セレクト信号ＳＥ
バーがＨとなり、アンプ選択回路１８においては、１反
転入力・ＡＮＤ回路２２が選択され、ＡＮＤ回路２０は
選択されない。従って、ＡＮＤ回路２０の出力は必ずＬ
となるので、１反転入力・ＡＮＤ回路２２の出力が、出
力（ＯＵＴとして出力される。
【００２５】まず、データ“０”の読み出時には、ノー
ドＱの電位は、必ずセンスアンプ１６のインバータの低
反転電位より高いので、センスアンプ１６の出力はＬと
なる。従って、１反転入力・ＡＮＤ回路２２の一方の入
力がＬとなり、その出力がＬとなるので、ＯＲ回路２４
からはＬが出力され、出力ＯＵＴはＬとなり、データ
“０”が正しく読み出される。なお、この時、ノードＱ
の電位は、センスアンプ１４のインバータの高反転電位
よりも低くなっているため、センスアンプ１４の入力は
Ｈとなるが、ＡＮＤ回路２０の一方にはＬレベルのセレ
クト信号ＳＥが入力されており、その出力はＬとなる。
こうして本発明の半導体装置１０では図１に示す従来の
マスクＲＯＭ５０の誤動作が防止されていることがわか
る。
ドＱの電位は、必ずセンスアンプ１６のインバータの低
反転電位より高いので、センスアンプ１６の出力はＬと
なる。従って、１反転入力・ＡＮＤ回路２２の一方の入
力がＬとなり、その出力がＬとなるので、ＯＲ回路２４
からはＬが出力され、出力ＯＵＴはＬとなり、データ
“０”が正しく読み出される。なお、この時、ノードＱ
の電位は、センスアンプ１４のインバータの高反転電位
よりも低くなっているため、センスアンプ１４の入力は
Ｈとなるが、ＡＮＤ回路２０の一方にはＬレベルのセレ
クト信号ＳＥが入力されており、その出力はＬとなる。
こうして本発明の半導体装置１０では図１に示す従来の
マスクＲＯＭ５０の誤動作が防止されていることがわか
る。
【００２６】次に、データ“１”の読み出し時には、ノ
ードＱの電位は、必ず、両センスアンプ１４，１６のイ
ンバータの反転電位ＶrH，ＶrLより低くなり、両センス
アンプ１４，１６の両出力ともＨとなる。従って、１反
転入力・ＡＮＤ回路２２の両入力はＨとなって、その出
力はＨとなる。（ＡＮＤ回路２０のＳＥ入力はＬよりそ
の出力はＬ）。その結果、ＯＲ回路２４からはＨが出力
され、出力ＯＵＴはＨとなって、データ“１”が正しく
読み出される。以上のように、本発明の半導体装置１０
は、通常動作時はもちろん、高温低速時であっても、正
確な安定した読み出しを行うことができる。
ードＱの電位は、必ず、両センスアンプ１４，１６のイ
ンバータの反転電位ＶrH，ＶrLより低くなり、両センス
アンプ１４，１６の両出力ともＨとなる。従って、１反
転入力・ＡＮＤ回路２２の両入力はＨとなって、その出
力はＨとなる。（ＡＮＤ回路２０のＳＥ入力はＬよりそ
の出力はＬ）。その結果、ＯＲ回路２４からはＨが出力
され、出力ＯＵＴはＨとなって、データ“１”が正しく
読み出される。以上のように、本発明の半導体装置１０
は、通常動作時はもちろん、高温低速時であっても、正
確な安定した読み出しを行うことができる。
【００２７】
【発明の効果】本発明の半導体装置は、高速動作時や低
温動作時などの通常の動作時には、例えばＮＡＮＤ型マ
スクＲＯＭのセンスアンプとして高感度もしくは通常感
度のセンスアンプをマスクＲＯＭのメモリセルのデータ
の読み出しに使用し、高温低速動作時には低感度のセン
スアンプに切り換えて使用するので通常動作時は、もち
ろん、高温低速動作時においてもデータの読み出しのた
めのセンスアンプの誤動作を防止し、常に正確かつ安定
して動作を行わせることができる。
温動作時などの通常の動作時には、例えばＮＡＮＤ型マ
スクＲＯＭのセンスアンプとして高感度もしくは通常感
度のセンスアンプをマスクＲＯＭのメモリセルのデータ
の読み出しに使用し、高温低速動作時には低感度のセン
スアンプに切り換えて使用するので通常動作時は、もち
ろん、高温低速動作時においてもデータの読み出しのた
めのセンスアンプの誤動作を防止し、常に正確かつ安定
して動作を行わせることができる。
【図１】本発明に係る半導体装置の一実施例の構成回路
図である。
図である。
【図２】（ａ）および（ｂ）は、それぞれ、本発明の半
導体装置の通常動作時および高温低速動作時の作用を示
すタイムチャートである。
導体装置の通常動作時および高温低速動作時の作用を示
すタイムチャートである。
【図３】従来の半導体装置（マスクＲＯＭ）の構成回路
図である。
図である。
【図４】従来の半導体装置（マスクＲＯＭ）の通常動作
時および高温動作時の作用を示すタイムチャートであ
る。
時および高温動作時の作用を示すタイムチャートであ
る。
１０ 半導体装置 １２ マスクＲＯＭセルアレイ １４ 高速時用センスアンプ（高反転電位インバータ） １６ 低速時用センスアンプ（低反転電位インバータ） １８ センスアンプ切換回路 ２０ ＡＮＤゲート ２２ １反転入力・ＡＮＤゲート ２４ ＯＲゲート ５２，５３ マスクＲＯＭセル列 ５２1 ，５２2 ，５２3 ，…，５２n-1 ，５２n メモ
リセル ５４ 負荷トランジスタ（ＰＭＯＳトランジスタ） ５６ ＮＭＯＳトランジスタ
リセル ５４ 負荷トランジスタ（ＰＭＯＳトランジスタ） ５６ ＮＭＯＳトランジスタ
Claims (1)
- 【請求項１】複数のマスクＲＯＭセルを有するマスクＲ
ＯＭに用いられる半導体装置であって、これらの複数の
マスクＲＯＭセルに対して設けられ、前記マスクＲＯＭ
セルの保持データを読み出すための、読み出し感度の異
なる複数のマスクＲＯＭセンスアンプと、これらのマス
クＲＯＭセンスアンプを切り換える手段とを有すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34689092A JPH06195991A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34689092A JPH06195991A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195991A true JPH06195991A (ja) | 1994-07-15 |
Family
ID=18386514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34689092A Withdrawn JPH06195991A (ja) | 1992-12-25 | 1992-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195991A (ja) |
-
1992
- 1992-12-25 JP JP34689092A patent/JPH06195991A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |