JPH06196658A - 半導体メモリ装置およびその製造方法 - Google Patents

半導体メモリ装置およびその製造方法

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JPH06196658A
JPH06196658A JP5247207A JP24720793A JPH06196658A JP H06196658 A JPH06196658 A JP H06196658A JP 5247207 A JP5247207 A JP 5247207A JP 24720793 A JP24720793 A JP 24720793A JP H06196658 A JPH06196658 A JP H06196658A
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世振 金
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Abstract

(57)【要約】 【目的】 半導体メモリ装置およびその製造方法を提供
する。 【構成】 第１不純物領域と第１不純物領域より不純物
濃度の高い第２不純物領域を含むメモリセル領域および
周辺回路部のトランジスタにおいて、リソグラフィー工
程を１つ追加しメモリセル領域トランジスタの第１不純
物領域内に第１不純物領域より不純物濃度が高く深さの
浅い第３不純物領域を形成する。 【効果】 周辺回路トランジスタの高信頼性を保ちなが
らメモリセルトランジスタの電流駆動能力を増加させ得
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置および
その製造方法に係り、特にＮＡＮＤ形マスクロム（Mask
Read Only Memory ）セルおよびその製造方法に関す
る。
【０００２】
【従来の技術】一般に、４Ｍｂ級および１６Ｍｂ級のマ
スクロムでは高集積化に有利なＮＡＮＤ形メモリセル構
造を大部分使用している。図１はこのようなＮＡＮＤ形
マスクロムセルの回路図を示す。図１に示した通り、通
常のＮＡＮＤ形マスクロムセルは２つのストリング選択
ラインＳ１、Ｓ２上のストリング選択トランジスタＭ
１、Ｍ３；Ｍ２、Ｍ４と複数個のセルトランジスタＭ
５、Ｍ７、…Ｍn-1 ；Ｍ６、Ｍ８、…Ｍn が直列で連結
されそれぞれ１本のストリングラインＲ１；Ｒ２をな
し、前記ストリングラインＲ１、Ｒ２がビットラインに
並列で連結されメモリセルアレーの基本単位をなしてい
る。ここで、１つのストリングライン内には高ＶTHの増
加形（Enhancement ）および常時導通の空乏形（Deplet
ion ）の２つのトランジスタがある（図１で前記空乏形
トランジスタは符号Ｄに示される）。
【０００３】このようなＮＡＮＤ形マスクロムセルの動
作を見れば、動作待機中つまりスタンバイ（Standby ）
動作の際はストリング選択ラインＳ１、Ｓ２は０Ｖ、ワ
ードラインＷ１、Ｗ２、Ｗ３、…、Ｗｎは共通電圧のＶ
ｃｃ（図示せず）が供給されビットラインはフローティ
ング（floating）され、リードモード（Read Mode ）の
動作の際は第２ストリング選択ラインＳ２がＶｃｃ、第
１ストリング選択ラインＳ１に０Ｖが供給され第１スト
リングラインＲ１が選択される。第１ストリングライン
Ｒ１では図１に示した“ａ”のセルトランジスタを選択
する場合、“ａ”の上を横切る第２ワードラインＷ２は
０Ｖ（Ｌ）、残りのワードラインはＶｃｃ（Ｈ）とな
り、第１ストリング選択ラインＳ１は０Ｖ（Ｌ）、第２
ストリング選択ラインＳ２はＶｃｃ（Ｈ）となる。ここ
で、空乏形トランジスタはスレショルド電圧（Threshol
d Voltage ）が０Ｖより小さい時“ターンオン（turn o
n ）”となり、増加形トランジスタはスレショルド電圧
が０Ｖより大きい時“ターンオン”となる。従って、選
択されたセルトランジスタが空乏形トランジスタの場
合、第２ワードラインＷ２が０Ｖとなるので“ターンオ
ン”になる。選択されたセルトランジスタが増加形トラ
ンジスタの場合は“ターンオフ（turn off）”となり電
流が流れることができない。この際、選択されないセル
トランジスタはそのワードラインにＶｃｃが印加されゲ
ート電圧が増加形トランジスタのスレショルド電圧以上
のレベルで常に“ターンオン”されている。従って、選
択されたセルトランジスタのスレショルド電圧により電
流が決められる。
【０００４】前述した動作を有するＮＡＮＤ形マスクロ
ムにおいて、集積度の増加によりセルトランジスタの電
気的特性および信頼性を向上させるためにＬＤＤ（Ligh
tlyDoped Drain ）構造又はＤＤＤ（Double Diffused D
rain ）構造のＭＯＳ（Metal Oxide Semiconductor ）
トランジスタが通常使用されている。前記ＬＤＤ構造や
ＤＤＤ構造、両方共にソースおよびドレイン領域に低濃
度の不純物領域を形成させトランジスタの高耐圧化およ
びホットキャリヤ（Hot-Carrier ）発生を抑制させるの
に大きい効果がある。すなわち、前記低濃度領域はチャ
ネル領域と共にチャネルの水平方向電圧降下を分担する
ので、水平方向への最大電界値が減少しドレイン領域の
付近で発生する衝突電離（Impact Ionization）現象が
相当防げる。
【０００５】しかしながら、チャネルの長さが短くなる
につれチャネルの長さによる前記低濃度領域の相対的な
長さが長くなり、また低濃度領域の不純物濃度を低くす
るほど前記低濃度領域の直列抵抗の増加により相互コン
ダクタンス（transconductance）が減少し結果的に電流
駆動能力（current driving capability）が減少する。
反面、電流駆動能力の減少を減らすために低濃度領域の
不純物濃度を増加させれば、チャネルの水平方向の電界
が増加しホットキャリヤに対する信頼性が落ちるという
問題がある。
【０００６】図２〜図６は前記ＬＤＤ構造を有するトラ
ンジスタの製造方法を説明するための断面図である。Ｐ
形半導体基板１１上にゲート酸化膜１２を形成した後、
前記ゲート酸化膜１２上に多結晶シリコンを沈積しこれ
を写真蝕刻工程でパタニングしてゲート電極１３を形成
する（図２）。
【０００７】次いで、前記ゲート電極１３の形成された
結果物全面に燐（Phosphorus；１４）をイオン注入し
（図３）、低濃度のソース、ドレイン領域（ｎ- ）を形
成した後、結果物全面に酸化膜を沈積しこれを異方性蝕
刻することにより前記ゲート電極１３の側壁に側壁スペ
ーサ（sidewall spacer ；５）を形成する（図４）。次
に、前記側壁スペーサ１５の形成された結果物全面に砒
素（arsenic;１６）をイオン注入し（図５）高濃度のソ
ース、ドレイン領域（ｎ+ ）を形成することによりＬＤ
Ｄ構造のトランジスタを完成する（図６）。
【０００８】前述した従来の方法によれば、ＬＤＤ構造
またはＤＤＤ構造のトランジスタがメモリセルおよび周
辺回路部に一括して形成される。前記ＬＤＤ構造または
ＤＤＤ構造のトランジスタは前述した通りホットキャリ
ヤ発生を抑制し信頼性を向上させる反面、低濃度領域の
抵抗増加により電流駆動能力が低下する問題がある。従
って、ドレイン領域に高電圧が印加される周辺回路トラ
ンジスタの場合ホットキャリヤの発生が抑制でき高信頼
性が確保できるが、ホットキャリヤの発生が問題になら
ないメモリセルトランジスタの場合低濃度ｎ- 領域の直
列抵抗増加により電流駆動能力が減少する。また、前述
した構造をもつトランジスタの大きさ（size）がゲート
電極および側壁スペーサの幅に影響を受けるので工程制
御（control ）に困難があるだけでなく、ゲート電極や
側壁スペーサの幅を変化させメモリセルトランジスタの
電流を増加させるようになれば、周辺回路トランジスタ
のパンチスルー（punchthrough）電圧が減少し電気的特
性が悪化する。また、メモリセルトランジスタの電流を
増加させるためにゲート電極のＣＤ（Critical Dimensi
on）を縮めれば、ワードライン抵抗の増加により遅延時
間が発生し速度遅延をもたらす。
【０００９】
【発明が解決しようとする課題】本発明の目的は前述し
た問題点を解決するためにメモリセルと周辺回路部のト
ランジスタがそれぞれ異なるように形成される半導体メ
モリ装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明は、第１導電形の半導体基板上にメモリセル領
域と周辺回路部を具備した半導体メモリ装置において、
前記メモリセル領域に形成されたトランジスタと周辺回
路部に形成されたトランジスタは、前記半導体基板上に
ゲート絶縁膜を介在し形成されたゲート電極と、前記ゲ
ート電極の側壁に形成された側壁スペーサと、前記ゲー
ト電極下部の左右両側基板の表面に順に形成された第２
導電形の第１不純物領域および前記第１不純物領域より
不純物の濃度の高い第２不純物領域を含み、前記メモリ
セル領域に形成されたトランジスタの前記第１不純物領
域内には、前記第１不純物領域より不純物の濃度が高く
深さの浅い第２導電形の第３不純物領域が形成されたこ
とを特徴とする半導体メモリ装置を提供する。
【００１１】前記メモリセル領域のトランジスタは、前
記第１不純物領域が高濃度の第２不純物領域より前記ゲ
ート電極の他の面に拡張されながら、前記高濃度の第３
不純物領域が前記第１不純物領域内に浅く形成されてい
る構造からなる。そして、前記周辺回路部のトランジス
タは、前記第１不純物領域が高濃度の前記第２不純物領
域を取り囲むように形成されたＤＤＤ構造であることも
でき、前記第１不純物領域が高濃度の第２不純物領域よ
り前記ゲート電極の他の面に拡張され形成されたＬＤＤ
構造であることもできる。
【００１２】また、前記目的を達成するために本発明
は、第１導電形の半導体基板上にメモリセル領域と周辺
回路部を具備した半導体メモリ装置の製造方法におい
て、第１導電形の半導体基板上にゲート絶縁膜を形成す
る段階と、前記ゲート絶縁膜上に導電物質を沈積しこれ
をパタニングしてゲート電極を形成する段階と、前記ゲ
ート電極を形成する段階から得られた結果物全面に第２
導電形の第１不純物イオンを注入し第１不純物領域を形
成する段階と、リソグラフィー工程で前記メモリセル領
域のみをオープンさせた後、前記オープンされたメモリ
セル領域に第２導電形の第３不純物イオンを注入し前記
第１不純物領域内に、前記第１不純物領域より不純物濃
度が高く深さの浅い第３不純物領域を形成する段階と、
前記メモリセル領域および周辺回路部全面に絶縁物質を
沈積しこれを異方性蝕刻し前記ゲート電極の側面に前記
絶縁物質からなる側壁スペーサを形成する段階と、前記
側壁スペーサを形成する段階から形成された結果物全面
に第２導電形の第２不純物イオンを注入し前記第１不純
物領域より不純物濃度の高い第２不純物領域を形成する
段階を含むことを特徴とする半導体メモリ装置の製造方
法を提供する。
【００１３】
【作用】前記メモリセル領域のトランジスタにのみ形成
される高濃度の第３不純物領域は前記第２不純物領域よ
り低い濃度で形成されることが望ましく、前記高濃度の
第３不純物領域によりメモリセル領域のトランジスタは
高い電流駆動能力が確保できる。
【００１４】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図７は本発明により製造された半導
体メモリ装置の実施例の断面図であり、周辺回路部とメ
モリセル領域のトランジスタをそれぞれ示している。前
記図７に示した通り、本実施例による半導体メモリ装置
の周辺回路部およびメモリセル領域に形成されるトラン
ジスタは、Ｐ形の半導体基板２１上にゲート絶縁膜２２
を介在し形成されたゲート電極２３と、前記ゲート電極
２３の側面に形成された側壁スペーサ２７を含む。ここ
で、前記周辺回路部のトランジスタは前記ゲート電極２
３の下部の左右両側基板の表面に順に低濃度ｎ- および
高濃度ｎ+ のソース／ドレイン領域の形成されたＬＤＤ
構造またはＤＤＤ構造からなり、前記メモリセル領域の
セルトランジスタは低濃度のｎ- 領域内に高濃度のｎ+
領域が薄く形成され、前記低濃度のｎ- 領域に隣接して
高濃度のｎ+ 領域が形成され、前記ｎ-／Ｎ＋／ｎ+ 領
域よりなるソース／ドレイン領域が形成される。
【００１５】図８〜図１２は本発明の望ましい実施例に
よる半導体メモリ装置の製造方法を説明するための断面
図であって、周辺回路部およびメモリセル領域のトラン
ジスタの製造方法を示している。図８はゲート電極を形
成する段階を示すものであり、Ｐ形半導体基板２１上に
熱酸化方法でゲート酸化膜２２を形成した後、前記ゲー
ト酸化膜２２上に、例えば多結晶シリコン層とタングス
テンシリサイドＷＳｉx 層を順に積層し、ゲート電極形
成のためのマスクパターンを適用してこれをパタニング
することにより、前記多結晶シリコン層とタングステン
シリサイド層からなるポリサイド（polycide）ゲート電
極２３を形成する。この際、前記ポリサイドゲート電極
２３のドーピング方法は、前記多結晶シリコン層を沈積
した後 POCL3を沈積し不純物をドーピングさせることも
でき、不純物のドープされた多結晶シリコン層を用いる
こともできる。
【００１６】図９はｎ- ソース／ドレイン領域を形成す
る段階を示したものであり、前記ポリサイドゲート電極
２３の形成された結果物全面に、例えば燐２４を3.2E13
のドウス（dose）と６０KeV のエネルギーでイオン注入
することにより低濃度のｎ-ソース／ドレイン領域を形
成する。図１０はメモリセル領域のセルトランジスタに
ｎ+ ソース／ドレイン領域を形成する段階を示したもの
であり、結果物全面にフォトレジスト（図示せず）を塗
布した後、前記メモリセル領域のみをオープンさせるマ
スクパターンを適用し前記フォトレジストをパタニング
することにより前記周辺回路部上にのみフォトレジスト
パターン２５を形成する。次いで、オープンされた前記
メモリセル領域に、例えば砒素２６を2.5E15のドウスと
４０KeV のエネルギーでイオン注入し前記メモリセル領
域にのみ高濃度のｎ+ ソース／ドレイン領域を形成す
る。ここで、前記高濃度のｎ+ ソース／ドレイン領域は
後続く工程で形成される高濃度のｎ+ソース／ドレイン
領域よりは低い濃度で形成されることが望ましい。前記
高濃度のｎ+ ソース／ドレイン領域はメモリセルトラン
ジスタにのみ形成されるので、前記砒素２６イオンのド
ウスとエネルギーを調整することにより周辺回路トラン
ジスタには影響を及ぼさずセルトランジスタの電気的特
性が最適化できる。
【００１７】図１１は側壁スペーサを形成する段階を示
したものであり、前記フォトレジストパターン（図１０
の符号２５）を取り除いた後、結果物全面に、例えば酸
化膜（図示せず）を沈積しこれを異方性蝕刻することに
より前記ポリサイドゲート電極２３の側壁に前記酸化膜
よりなる側壁スペーサ２７を形成する。図１２はｎ+ ソ
ース／ドレイン領域を形成する段階を示したものであ
り、前記側壁スペーサ２７の形成された結果物全面に、
例えば砒素２８を5.0E15のドウスと４０KeV のエネルギ
ーでイオン注入し高濃度のｎ+ ソース／ドレイン領域を
形成することにより、前記周辺回路部およびメモリセル
領域のトランジスタを形成する。
【００１８】前述した実施例によれば、リソグラフィー
工程を１つ追加し前記メモリセル領域のセルトランジス
タにのみ高濃度のｎ+ ソース／ドレイン領域を形成する
ことにより、周辺回路部トランジスタの電気的特性に影
響を及ぼさずセルトランジスタの電流駆動能力を増加さ
せ得る。次の表１は、前記図１０の工程を進行しない従
来の方法と、前記図８〜図１２で説明した本発明の方法
により製造されたセルトランジスタの電気的特性を示し
た。ここで、前記セルトランジスタは増加形トランジス
タであり、そのゲート電極の幅と長さは各々 0.8μｍ、
0.65μｍであり、本発明と従来の方法の周辺回路トラン
ジスタはその製造工程が同じなので電気的特性の差がな
かった。
【００１９】
【表１】 前記表１で示した通り、本発明により製造されたセルト
ランジスタは従来の方法により製造されたセルトランジ
スタに比べ電流が17.5％〜24％位に大いに増加し、漏洩
電流は14.7％減少し電気的特性が相当向上されたことが
分かる。また、従来の方法により製造されたセルトラン
ジスタがゲート電極およびスペーサの幅、両方から影響
を受けるので電流の散布が大きく現れたが、本発明によ
り製造されたセルトランジスタはゲート電極の幅にのみ
影響を受けるので電流の散布が減少した。また、前記図
１０で説明した高濃度のＮ+ 領域を形成する不純物のド
ウスとエネルギーを調整することにより周辺回路トラン
ジスタには影響を及ぼさずセルトランジスタの特性が最
適化できる。
【００２０】
【発明の効果】前述したように本発明によれば、第１不
純物領域と前記第１不純物領域より不純物濃度の高い第
２不純物領域を含むメモリセル領域および周辺回路部の
トランジスタを製造する際、リソグラフィー工程を一つ
追加し、ただ前記メモリセル領域トランジスタの第１不
純物領域内に前記第１不純物領域より不純物濃度が高く
深さの浅い第３不純物領域を形成させることにより、周
辺回路トランジスタの高信頼性を保ちながらメモリセル
トランジスタの電流駆動能力が増加できる。また、漏洩
電流および電流の散布を減少させメモリセルトランジス
タの電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】ＮＡＮＤ形マスクロムセルの回路図である。
【図２】従来の方法による半導体メモリ装置の製造方法
を説明するための断面図である。
【図３】従来の方法による半導体メモリ装置の製造方法
を説明するための断面図である。
【図４】従来の方法による半導体メモリ装置の製造方法
を説明するための断面図である。
【図５】従来の方法による半導体メモリ装置の製造方法
を説明するための断面図である。
【図６】従来の方法による半導体メモリ装置の製造方法
を説明するための断面図である。
【図７】本発明により製造された半導体メモリ装置の実
施例の断面図である。
【図８】本発明の望ましい実施例による半導体メモリ装
置の製造方法を説明するための断面図である。
【図９】本発明の望ましい実施例による半導体メモリ装
置の製造方法を説明するための断面図である。
【図１０】本発明の望ましい実施例による半導体メモリ
装置の製造方法を説明するための断面図である。
【図１１】本発明の望ましい実施例による半導体メモリ
装置の製造方法を説明するための断面図である。
【図１２】本発明の望ましい実施例による半導体メモリ
装置の製造方法を説明するための断面図である。
【符号の説明】 ２１ 半導体基板 ２２ ゲート絶縁膜 ２３ ゲート電極 ２４ 燐 ２５ フォトレジストパターン ２６ 砒素 ２７ 側壁スペーサ ２８ 砒素

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１導電形の半導体基板上にメモリセル
    領域と周辺回路部を具備した半導体メモリ装置におい
    て、 前記メモリセル領域に形成されたトランジスタと周辺回
    路部に形成されたトランジスタは、 前記半導体基板上にゲート絶縁膜を介在し形成されたゲ
    ート電極と、 前記ゲート電極の側壁に形成された側壁スペーサと、 前記ゲート電極下部の左右両側基板の表面に順に形成さ
    れた第２導電形の第１不純物領域および前記第１不純物
    領域より不純物の濃度の高い第２導電形の第２不純物領
    域を含み、 前記メモリセル領域に形成されたトランジスタの前記第
    １不純物領域内には、前記第１不純物領域より不純物の
    濃度が高く深さの浅い第２導電形の第３不純物領域が形
    成されたことを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記メモリセル領域のトランジスタは、
    前記第１不純物領域が前記第２不純物領域より前記ゲー
    ト電極の他の面に拡張されながら、前記第３不純物領域
    が前記第１不純物領域内に浅く形成されたことを特徴と
    する請求項１記載の半導体メモリ装置。
  3. 【請求項３】 前記周辺回路部のトランジスタは、前記
    第１不純物領域が前記第２不純物領域より前記ゲート電
    極の他の面に拡張され形成されたＬＤＤ構造であること
    を特徴とする請求項１記載の半導体メモリ装置。
  4. 【請求項４】 前記周辺回路部のトランジスタは、前記
    第１不純物領域が前記第２不純物領域を取り囲むように
    形成されたＤＤＤ構造であることを特徴とする請求項１
    記載の半導体メモリ装置。
  5. 【請求項５】 前記第３不純物領域は前記第２不純物領
    域より不純物濃度が低く形成されたことを特徴とする請
    求項１記載の半導体メモリ装置。
  6. 【請求項６】 第１導電形の半導体基板上にメモリセル
    領域と周辺回路部を具備した半導体メモリ装置の製造方
    法において、 1)第１導電形の半導体基板上にゲート絶縁膜を形成する
    段階と、 2)前記ゲート絶縁膜上に導電物質を沈積しこれをパタニ
    ングしてゲート電極を形成する段階と、 3)前記第２段階から得られた結果物全面に第２導電形の
    第１不純物イオンを注入し第１不純物領域を形成する段
    階と、 4)リソグラフィー工程で前記メモリセル領域のみをオー
    プンさせた後、前記オープンされたメモリセル領域に第
    ２導電形の第３不純物イオンを注入し前記第１不純物領
    域内に、前記第１不純物領域より不純物濃度が高く深さ
    の浅い第３不純物領域を形成する段階と、 5)前記メモリセル領域および周辺回路部全面に絶縁物質
    を沈積しこれを異方性蝕刻し前記ゲート電極の側面に前
    記絶縁物質からなる側壁スペーサを形成する段階と、 6)前記第５段階から得られた結果物全面に第２導電形の
    第２不純物イオンを注入し前記第１不純物領域より不純
    物濃度の高い第２不純物領域を形成する段階を含むこと
    を特徴とする半導体メモリ装置の製造方法。
  7. 【請求項７】 前記第１不純物イオンとして燐を使用す
    ることを特徴とする請求項６記載の半導体メモリ装置の
    製造方法。
  8. 【請求項８】 前記第２不純物イオンと第３不純物イオ
    ンとして砒素を用いることを特徴とする請求項６記載の
    半導体メモリ装置の製造方法。
  9. 【請求項９】 前記第２不純物領域の不純物濃度が前記
    第３不純物領域の不純物濃度に比べさらに高くなるよう
    形成することを特徴とする請求項６記載の半導体メモリ
    装置の製造方法。
  10. 【請求項１０】 前記ゲート電極は多結晶シリコン層と
    タングステンシリサイド層からなるポリサイド構造より
    形成されることを特徴とする請求項６記載の半導体メモ
    リ装置の製造方法。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2643907B2 (ja) * 1995-05-12 1997-08-25 日本電気株式会社 半導体装置の製造方法
US5589414A (en) * 1995-06-23 1996-12-31 Taiwan Semiconductor Manufacturing Company Ltd. Method of making mask ROM with two layer gate electrode
US5830772A (en) * 1995-09-08 1998-11-03 United Microelectronicscorp. Method for fabricating isolating regions for buried conductors
US5573961A (en) * 1995-11-09 1996-11-12 Taiwan Semiconductor Manufacturing Company Ltd. Method of making a body contact for a MOSFET device fabricated in an SOI layer
KR100204419B1 (ko) * 1996-03-29 1999-06-15 김영환 반도체 소자의 제조방법
KR100214841B1 (ko) 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
KR100214843B1 (ko) * 1996-03-29 1999-08-02 김주용 반도체 소자 및 그의 제조방법
US5912494A (en) * 1996-04-02 1999-06-15 Winbond Electronics Corporation Internal ESD protection structure with contact diffusion
KR100277911B1 (ko) * 1996-06-10 2001-02-01 김영환 반도체소자 제조방법
JP2900889B2 (ja) * 1996-08-08 1999-06-02 日本電気株式会社 半導体記憶装置およびその製造方法
JPH10125906A (ja) * 1996-10-18 1998-05-15 Rohm Co Ltd 半導体装置及びその製造方法
KR100408575B1 (ko) * 1996-12-17 2003-12-06 지멘스 악티엔게젤샤프트 메모리 셀 장치의 병렬 라인을 제어하기 위한 장치
JPH10223771A (ja) * 1997-02-12 1998-08-21 Yamaha Corp 半導体装置とその製造方法
US5952693A (en) * 1997-09-05 1999-09-14 Advanced Micro Devices, Inc. CMOS semiconductor device comprising graded junctions with reduced junction capacitance
JP4931267B2 (ja) * 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6171891B1 (en) 1998-02-27 2001-01-09 Taiwan Semiconductor Manufacturing Company Method of manufacture of CMOS device using additional implant regions to enhance ESD performance
US6211023B1 (en) * 1998-11-12 2001-04-03 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
DE19929675A1 (de) * 1999-06-28 2001-04-12 Infineon Technologies Ag Verfahren zur Herstellung von ROM-Speicherzellen
KR20020007848A (ko) * 2000-07-19 2002-01-29 박종섭 반도체 소자 및 그의 제조 방법
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
JP2003174101A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置および半導体装置の製造方法
US6830966B2 (en) * 2002-06-12 2004-12-14 Chartered Semiconductor Manufacturing Ltd. Fully silicided NMOS device for electrostatic discharge protection
DE10345522A1 (de) * 2003-09-30 2004-11-25 Infineon Technologies Ag Speicherbauelement als ROM
KR100555300B1 (ko) * 2003-10-29 2006-03-03 유재현 섬유치약
US7394693B2 (en) * 2005-08-31 2008-07-01 Micron Technology, Inc. Multiple select gate architecture
US7259991B2 (en) * 2005-09-01 2007-08-21 Micron Technology, Inc. Operation of multiple select gate architecture
JP4907563B2 (ja) * 2008-01-16 2012-03-28 パナソニック株式会社 半導体記憶装置
JP2012204435A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
US9659137B2 (en) * 2014-02-18 2017-05-23 Samsung Electronics Co., Ltd. Method of verifying layout of mask ROM
US10784781B2 (en) * 2017-11-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor having asymmetric threshold voltage, buck converter and method of forming semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4672419A (en) * 1984-06-25 1987-06-09 Texas Instruments Incorporated Metal gate, interconnect and contact system for VLSI devices
US5340760A (en) * 1986-05-26 1994-08-23 Kazuhiro Komori Method of manufacturing EEPROM memory device
US4746624A (en) * 1986-10-31 1988-05-24 Hewlett-Packard Company Method for making an LDD MOSFET with a shifted buried layer and a blocking region
US4728617A (en) * 1986-11-04 1988-03-01 Intel Corporation Method of fabricating a MOSFET with graded source and drain regions

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