JPH06196967A

JPH06196967A - ディジタルフィルタの演算処理方法

Info

Publication number: JPH06196967A
Application number: JP34642492A
Authority: JP
Inventors: Naohiko Aoki; 尚彦青木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-12-25
Filing date: 1992-12-25
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】安価で処理速度の速いディジタルフィルタの演
算処理方法を提供する。【構成】入力端子14から入力された信号ｕ(ｎ)は、係数
ｈ(０)と乗算演算を行なう。図示のディジタルフィルタ
30では、乗算結果はすでにメモリテーブル31に格納され
ており、実際には乗数である係数ｈ(０)と被乗数である
入力信号ｕ(ｎ)との乗算結果をメモリテーブル31上から
抽出し、乗算結果を得る。次にｕ(ｎ−１)とｈ（１）と
の乗算であるが、図における仮想のメモリテーブル32
（実際にはメモリテーブル31）上から抽出する。即ち、
上述のｕ(ｎ)とｈ(０)の乗算結果を読み出し後、メモリ
テーブル31より乗算結果を得る。メモリテーブル33及び
34も同様に仮想のものである。メモリテーブル31によ
り、全ての乗算が終了した後、結果の加算演算を行な
い、出力端子15に出力信号Ｙ(ｎ)を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算を伴なうディジタ
ルフィルタの演算処理方法に関するものである。

【０００２】

【従来の技術】ディジタルフィルタ及びその演算に関す
る先行技術は、特開平3-150917号に開示されている。図
８、図９及び図１０を用いて、以下で説明する。

【０００３】図８に、ディジタルフィルタの代表的な構
成を示す。図８のディジタルフィルタ10は、単位遅延素
子11、フィルタ係数となる係数列ｈ(ｉ)を有する乗算器
12及び加算器13により構成されている。このディジタル
フィルタ10の入力端子14に信号ｕ(ｎ)が入力されると、
後述の数１に基づいて信号ｕ(ｎ)が変換され、出力端子
15から信号ｙ(ｎ)が出力される。このように、ディジタ
ルフィルタにおいては、積和演算は不可欠のものであ
り、従来から乗算が可能な演算装置を用いてディジタル
フィルタが構成されてきた。

【０００４】また、図９に適応型ディジタルフィルタ20
を示す。図８のディジタルフィルタと同様に、単位遅延
素子11、乗算器12及び加算器13を有している。適応型デ
ィジタルフィルタの場合、係数列ｈ(ｉ)が係数制御部21
により更新されることで、出力信号ｙ(ｎ)が所望の信号
となるように適宜変化する。この適応係数制御のアルゴ
リズムにはいくつかの種類があるが、その代表的なもの
として数２のＬＭＳ係数更新式がある。式中のｅ(ｎ)は
所望の信号ｄ(ｎ)と出力信号ｙ(ｎ)との誤差｛ｄ(ｎ)−
ｙ(ｎ)｝を示し、集束係数αは発散を防ぐために用い、
通常正の小さな値をとる。ＬＭＳ更新式では、符号付き
小数点の乗算が直接可能な演算装置を用いるか、もしく
は正の整数の乗算演算装置ではソフトウエアにより符号
付き小数点演算と等価な処理を行なっていた。即ち、乗
算演算を使用する乗数及び被乗数の取り得る最大値が＋
１、最小値が−１となるように、ソフト上での処理が必
要であった。例えば、４ｂｉｔのデータＤ１、Ｄ２とそ
の乗算結果Ｄ４については図１０で示すような処理が必
要となる。

【０００５】

【数１】

【０００６】

【数２】

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
ように複数の乗算器を用いてディジタルフィルタを構成
した場合、乗算器が比較的高価であることからディジタ
ルフィルタが全体として高価になってしまうという問題
があった。また、乗算器を使用せずに他の演算器で行な
う場合やＬＭＳ係数更新演算を正の整数同士の乗算しか
行なえない乗算器で処理する場合は、ソフトウエア上で
処理しなければならないため、ソフトウエアが複雑なも
のとなり、ステップ数も増加して処理速度が遅くなると
いう問題が生じていた。

【０００８】本発明は、このような問題を解決し、安価
で処理速度の速いディジタルフィルタの演算処理方法を
提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタルフィルタの演算処理方法は、デ
ィジタル信号が入力される単位遅延素子と、係数（乗
数）と入力データ（被乗数）の乗算結果を全て記憶する
メモリテーブルと、前記メモリテーブルからの出力デー
タを加算する加算器とから構成されるディジタルフィル
タの演算において、乗数と被乗数の乗算結果を前記メモ
リテーブルから抽出するようにしている。

【００１０】また、ディジタル信号が入力される単位遅
延素子と、係数（乗数）と入力データ（被乗数）の乗算
結果及び適応係数更新演算結果を全て記憶するメモリテ
ーブルと、前記メモリテーブルからの出力データを加算
する加算器とから構成される適応型ディジタルフィルタ
の演算において、乗数と被乗数の乗算結果及び適応係数
更新演算結果を前記メモリテーブルから抽出するように
している。

【００１１】さらに、正の整数同士の乗算機能のみを有
する演算装置において、乗数及び被乗数の取り得る最大
値を＋１、最小値を−１とした乗算結果の全ての組み合
わせをメモリテーブル上に有し、前記メモリテーブルか
ら該当する結果を抽出するようにしている。

【００１２】

【作用】このようにすると、ディジタルフィルタ内の演
算装置が乗算機能を有していない場合でもメモリテーブ
ル上に乗算結果を有しているので、高価な乗算器が不要
となり全体として安価なディジタルフィルタを得ること
ができる。また、正の整数の乗算機能しか有していない
演算装置で符号付き小数点の乗算を行なう場合も、メモ
リテーブルを参照することで結果が得られるため、ソフ
トウエアの負担が減少し処理速度の向上が図れる。

【００１３】

【実施例】以下、本発明の実施例を図面を参照しつつ、
説明する。図１に、本発明のディジタルフィルタの１実
施例を示す。ここで、単位遅延素子11、加算器13、入力
端子14及び出力端子15は、従来と同様である。入力端子
14から入力された信号ｕ(ｎ)は、係数ｈ(０)と乗算演算
を行なう。図１に示すディジタルフィルタ30では、乗算
結果はすでにメモリテーブル31に格納されており、実際
には乗数である係数ｈ(０)と被乗数である入力信号ｕ
(ｎ)との乗算結果をメモリテーブル31上から抽出し、乗
算結果を得る。次にｕ(ｎ−１)とｈ（１）との乗算であ
るが、図１における仮想のメモリテーブル32（実際には
メモリテーブル31）上から抽出する。即ち、上述のｕ
(ｎ)とｈ(０)の乗算結果を読み出し後、メモリテーブル
31より乗算結果を得る。メモリテーブル33及び34も同様
に仮想のものである。メモリテーブル31により、全ての
乗算が終了した後、結果の加算演算を行ない、出力端子
15に出力信号Ｙ(ｎ)を出力する。

【００１４】メモリテーブル31は、例えば図２に示すよ
うに乗数と被乗数の演算結果をテーブルとして持ち、マ
トリクス化された演算結果の中から乗数と被乗数に対応
するデータが乗算結果として抽出されるようになってい
る。例えば、入力値ｕ(ｎ)と係数ｈ(０)の乗算では、予
め計算されたメモリデータａ．１が選択され出力され
る。

【００１５】図３に、本発明の適応型ディジタルフィル
タ40を示す。ここで、単位遅延素子11、加算器13、入力
端子14及び出力端子15は、従来と同様である。適応型デ
ィジタルフィルタ40では、上述のすう数１及び数２の演
算をテーブル化している。即ち、図３のメモリテーブル
41であるが、ここで図４の乗算演算及び係数制御部42内
の乗算演算結果を、図５のようにテーブル化している。
図５で示したメモリテーブル41は、図１及び図２で説明
したものと同等の単純な乗算用のメモリテーブル43、47
及び55と減算器51を有し、必要な演算結果を選択できる
ようにしている。メモリテーブル44、45、46はメモリテ
ーブル43の仮想のメモリテーブルであり、メモリテーブ
ル48、49、50はメモリテーブル47の、またメモリテーブ
ル56、57、58はメモリテーブル55の仮想のメモリテーブ
ルである。減算器52、53、54は減算器51と同等の仮想の
減算器である。

【００１６】正の整数同士の乗算機能のみを有する演算
装置において、積和演算及び適応係数更新の乗算演算な
どの符号付き小数点演算を行なう場合の方法を図６及び
図７で示す。ここでは、４ｂｉｔのＡ／Ｄコンバータか
ら入力された値（Ｈｅｘ）について述べる。入力値は、
図６の（ａ）のように０からＦまでの正の整数であり、
これを符号付きデータとして表したものが（ｂ）、また
最大値＋１、最小値−１の符号付き小数値に変換したも
のが同図（ｃ）である。この（ｃ）の値で乗算を行なう
際、図７に示すように、乗算結果をメモリテーブルから
抽出した上で、図６と対応させれば符号付き小数点演算
も容易に行なうことができる。

【００１７】

【発明の効果】以上説明したように、本発明によれば、
ディジタルフィルタを構成するにあたって、乗算結果を
メモリテーブルとして持つことで、乗算機能を有してい
ない演算装置であっても乗算機能を有している演算装置
と等価な働きができる。これにより、安価な演算装置で
ディジタルフィルタを構成することができるようになる
ので、ディジタルフィルタのコストダウンが可能とな
る。

【００１８】また、正の乗算機能しか有していない演算
装置で符号付き小数点の乗算を行なう場合、同様に乗算
結果をメモリテーブルとして持てば、ソフトウエア上ア
ルゴリズムが簡略化できるので、処理速度を遅くするこ
となく符号付き小数点の乗算機能を有する演算装置を安
価に実現でき、やはりディジタルフィルタのコストダウ
ンが図れる。

【図面の簡単な説明】

【図１】本発明を実施したディジタルフィルタを示す
図。

【図２】図１で示したディジタルフィルタのメモリテ
ーブルを示す図。

【図３】本発明を実施した適応型ディジタルフィルタ
を示す図。

【図４】図３で示したディジタルフィルタの演算部を
示す図。

【図５】図４で示した演算部をメモリテーブルとして
示す図。

【図６】入力値を符号付き小数点で表した図。

【図７】最大値＋１、最小値−１の値の乗算結果のメ
モリテーブルを示す図。

【図８】従来のディジタルフィルタを示す図。

【図９】従来の適応型ディジタルフィルタを示す図。

【図１０】４ｂｉｔデータの符号小数点演算のフロー
チャートを示す図。

【符号の説明】

10、30 ディジタルフィルタ 11 単位遅延素子 12 乗算器 13 加算器 14 入力端子 15 出力端子 20、40 適応型ディジタルフィルタ 31、41、43、47、55 メモリテーブル 32、33、34、44、45、46、48、49、50、56、57、58 仮
想のメモリテーブル 21、42 係数制御部 51 減算器 52、53、54 仮想の減算器

Claims

【特許請求の範囲】

【請求項１】ディジタル信号が入力される単位遅延素
子と、乗数とデータとして入力された被乗数の乗算結果
を全て記憶するメモリテーブルと、前記メモリテーブル
からの出力データを加算する加算器とから構成されるデ
ィジタルフィルタの演算において、前記乗数と被乗数の乗算結果を前記メモリテーブルから
抽出することを特徴とするディジタルフィルタの演算処
理方法。
【請求項２】ディジタル信号が入力される単位遅延素
子と、乗数とデータとして入力された被乗数の乗算結果
及び適応係数更新演算結果を全て記憶するメモリテーブ
ルと、前記メモリテーブルからの出力データを加算する
加算器とから構成される適応型ディジタルフィルタの演
算において、前記乗数と被乗数の乗算結果及び適応係数更新演算結果
を前記メモリテーブルから抽出することを特徴とするデ
ィジタルフィルタの演算処理方法。
【請求項３】正の整数同士の乗算機能のみを有する演
算装置において、乗数及び被乗数の取り得る最大値を＋
１、最小値を−１とした乗算結果の全ての組み合わせを
メモリテーブル上に有し、前記メモリテーブルから該当
する結果を抽出することを特徴とするディジタルフィル
タの演算処理方法。