JPH06197000A - Ｃｍｏｓ３ステートバッファ回路およびその制御方法 - Google Patents
Ｃｍｏｓ３ステートバッファ回路およびその制御方法Info
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- JPH06197000A JPH06197000A JP5180251A JP18025193A JPH06197000A JP H06197000 A JPH06197000 A JP H06197000A JP 5180251 A JP5180251 A JP 5180251A JP 18025193 A JP18025193 A JP 18025193A JP H06197000 A JPH06197000 A JP H06197000A
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- 238000000034 method Methods 0.000 title claims abstract description 11
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 23
- 101150073536 FET3 gene Proteins 0.000 description 8
- 101150015217 FET4 gene Proteins 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
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Abstract
(57)【要約】
【目的】負荷を駆動するトランジスタのターンオン時に
誘起される逆起電力を抑制し信号の遅延を小さくするＣ
ＭＯＳ３ステートバッファ回路およびその制御方法を提
供する。 【構成】負荷に駆動電流を供給する、ＰＭＯＳとＮＭＯ
Ｓの出力トランジスタの直列接続から成る駆動回路３０
と、該駆動回路３０のＰＭＯＳトランジスタを制御する
第１制御回路２０と、上記駆動回路３０のＮＭＯＳトラ
ンジスタを制御する第２制御回路１０を有するＣＭＯＳ
３ステートバッファ回路において、さらに、上記駆動回
路３０のＮＭＯＳトランジスタのゲートと上記第２制御
回路１０の出力との間に補助駆動回路５０を設け、該補
助駆動回路５０の出力により上記駆動回路３０のＮＭＯ
Ｓトランジスタのゲートに、電源電圧Ｖccより小さい電
圧を供給する。
誘起される逆起電力を抑制し信号の遅延を小さくするＣ
ＭＯＳ３ステートバッファ回路およびその制御方法を提
供する。 【構成】負荷に駆動電流を供給する、ＰＭＯＳとＮＭＯ
Ｓの出力トランジスタの直列接続から成る駆動回路３０
と、該駆動回路３０のＰＭＯＳトランジスタを制御する
第１制御回路２０と、上記駆動回路３０のＮＭＯＳトラ
ンジスタを制御する第２制御回路１０を有するＣＭＯＳ
３ステートバッファ回路において、さらに、上記駆動回
路３０のＮＭＯＳトランジスタのゲートと上記第２制御
回路１０の出力との間に補助駆動回路５０を設け、該補
助駆動回路５０の出力により上記駆動回路３０のＮＭＯ
Ｓトランジスタのゲートに、電源電圧Ｖccより小さい電
圧を供給する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ３ステートバ
ッファ回路の出力トランジスタのターンオン時に発生す
る逆起電力を減少させるのに好適なＣＭＯＳ３ステート
バッファ回路とその制御方法に関する。
ッファ回路の出力トランジスタのターンオン時に発生す
る逆起電力を減少させるのに好適なＣＭＯＳ３ステート
バッファ回路とその制御方法に関する。
【０００２】
【従来の技術】従来の一般的なＣＭＯＳ３ステートバッ
ファ回路は、図３に示すように、出力端子４０を介して
負荷を駆動するために出力トランジスタＦＥＴ１、ＦＥ
Ｔ２が直列接続されて成る駆動回路３０と、該駆動回路
３０の出力トランジスタＦＥＴ１を制御するためにイン
バータＩ１、Ｉ２およびノアゲートＮ１で構成された第
１制御回路２０と、上記駆動回路３０の出力トランジス
タＦＥＴ２を制御するためにナンドゲートＮ２とインバ
ータＩ３でなる第２制御回路１０を有する。データ
（Ｄ）は、インバータＩ４を介してノアゲートＮ１とナ
ンドゲートＮ２のそれぞれの一つの入力に印加され、制
御信号（Ｃ）は、インバータＩ１とナンドゲートＮ２の
もう一つの入力に印加される。従来の３ステートバッフ
ァ回路は、先ず３ステート制御信号Ｃが“ロー”レベル
である時は第１制御回路２０の出力が“ハイ”レベルに
なり、第２制御回路１０の出力は“ロー”になって駆動
回路３０の出力トランジスタＦＥＴ１、ＦＥＴ２を各々
オフｏff状態にする。この状態では出力端子４０がデー
タの状態とは関係なしに制御信号によりハイインピーダ
ンス状態にある。一方、３ステートバッファ制御信号Ｃ
が“ハイ”レベルの状態である時はインバータＩ１の出
力が“ロー”であるのでノアゲートＮ１およびＮＡＮＤ
ゲートＮ２は各々イネーブル状態になり、出力端子４０
はデータＤが伝達されてデータが“ハイ”である時は
“ハイ”レベル、そしてデータが“ロー”である場合は
“ロー”レベルになる。
ファ回路は、図３に示すように、出力端子４０を介して
負荷を駆動するために出力トランジスタＦＥＴ１、ＦＥ
Ｔ２が直列接続されて成る駆動回路３０と、該駆動回路
３０の出力トランジスタＦＥＴ１を制御するためにイン
バータＩ１、Ｉ２およびノアゲートＮ１で構成された第
１制御回路２０と、上記駆動回路３０の出力トランジス
タＦＥＴ２を制御するためにナンドゲートＮ２とインバ
ータＩ３でなる第２制御回路１０を有する。データ
（Ｄ）は、インバータＩ４を介してノアゲートＮ１とナ
ンドゲートＮ２のそれぞれの一つの入力に印加され、制
御信号（Ｃ）は、インバータＩ１とナンドゲートＮ２の
もう一つの入力に印加される。従来の３ステートバッフ
ァ回路は、先ず３ステート制御信号Ｃが“ロー”レベル
である時は第１制御回路２０の出力が“ハイ”レベルに
なり、第２制御回路１０の出力は“ロー”になって駆動
回路３０の出力トランジスタＦＥＴ１、ＦＥＴ２を各々
オフｏff状態にする。この状態では出力端子４０がデー
タの状態とは関係なしに制御信号によりハイインピーダ
ンス状態にある。一方、３ステートバッファ制御信号Ｃ
が“ハイ”レベルの状態である時はインバータＩ１の出
力が“ロー”であるのでノアゲートＮ１およびＮＡＮＤ
ゲートＮ２は各々イネーブル状態になり、出力端子４０
はデータＤが伝達されてデータが“ハイ”である時は
“ハイ”レベル、そしてデータが“ロー”である場合は
“ロー”レベルになる。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の３ステートバッファ回路において、一般的に
駆動回路３０のトランジスタＦＥＴ１およびＦＥＴ２
は、端子４０に接続された負荷容量ＣＬを短い時間内に
駆動するために電流駆動能力が大きくなければならな
い。特に、出力端子４０の個数の多いチップにおいて
は、大きなシンク電流がグラウンドライン（接地線）に
流れるので、図４に示すような大きな逆起電力Ｖｎが誘
起される。そしてこの逆起電力が接地線の電圧を引き上
げるようになり、図５のｔd に示すように出力遅延効果
が発生する。ここで、逆起電力を引き起こすインダクタ
ンスＬはチップ内部の配線やリードフレーム等のインダ
クタンスの合計であり、このようなインダクタンスは半
導体チップにおいては避け得ないものになる。そしてこ
のような逆起電力がグラウンドノイズになる。このよう
なグラウンドノイズを減らすために、一つの従来の方法
は、インバータＩ３の電流駆動能力を小さくして出力ト
ランジスタＦＥＴ２をゆるやかにターンオンさせてdi／
dt値を減らす方法であり、もう一つの方法は、出力トラ
ンジスタＦＥＴ２を２個以上に分離させ、それらをそれ
ぞれシーケンシャルに時間遅延を與えてターンオンさせ
てdi／dt値を減らす方法である。しかしながら、上記の
逆起電力を基本的に抑制できず、出力信号が遅延され、
３ステートバッファ回路の信頼性が低下するという問題
があった。本発明の目的は、負荷を駆動するトランジス
タのターンオン時に誘起される上記逆起電力を抑制し信
号の遅延を小さくするＣＭＯＳ３ステートバッファ回路
およびその制御方法を提供することにある。
うな従来の３ステートバッファ回路において、一般的に
駆動回路３０のトランジスタＦＥＴ１およびＦＥＴ２
は、端子４０に接続された負荷容量ＣＬを短い時間内に
駆動するために電流駆動能力が大きくなければならな
い。特に、出力端子４０の個数の多いチップにおいて
は、大きなシンク電流がグラウンドライン（接地線）に
流れるので、図４に示すような大きな逆起電力Ｖｎが誘
起される。そしてこの逆起電力が接地線の電圧を引き上
げるようになり、図５のｔd に示すように出力遅延効果
が発生する。ここで、逆起電力を引き起こすインダクタ
ンスＬはチップ内部の配線やリードフレーム等のインダ
クタンスの合計であり、このようなインダクタンスは半
導体チップにおいては避け得ないものになる。そしてこ
のような逆起電力がグラウンドノイズになる。このよう
なグラウンドノイズを減らすために、一つの従来の方法
は、インバータＩ３の電流駆動能力を小さくして出力ト
ランジスタＦＥＴ２をゆるやかにターンオンさせてdi／
dt値を減らす方法であり、もう一つの方法は、出力トラ
ンジスタＦＥＴ２を２個以上に分離させ、それらをそれ
ぞれシーケンシャルに時間遅延を與えてターンオンさせ
てdi／dt値を減らす方法である。しかしながら、上記の
逆起電力を基本的に抑制できず、出力信号が遅延され、
３ステートバッファ回路の信頼性が低下するという問題
があった。本発明の目的は、負荷を駆動するトランジス
タのターンオン時に誘起される上記逆起電力を抑制し信
号の遅延を小さくするＣＭＯＳ３ステートバッファ回路
およびその制御方法を提供することにある。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のＣＭＯＳ３ステートバッファ回路では、例
えば図１に示すように、出力端子４０を介して負荷に駆
動電流を供給するための、ＰＭＯＳのＦＥＴ１とＮＭＯ
ＳのＦＥＴ２の出力トランジスタの直列接続から成る駆
動回路３０と、該駆動回路３０のＰＭＯＳトランジスタ
ＦＥＴ１を制御する、第１のインバータＩ１、ノアゲー
トＮ１、および第２のインバータＩ２の直列接続で構成
された第１制御回路２０と、上記駆動回路３０のＮＭＯ
ＳトランジスタＦＥＴ２を制御する、ナンドゲートＮ２
と第３のインバータＩ３の直列接続で構成された第２制
御回路１０と、上記ノアゲートＮ１とナンドゲートＮ２
のそれぞれの一つの入力端子に第４のインバータＩ４を
介して接続されたデータ入力端子Ｄと、上記ナンドゲー
トＮ２の他の入力端子に接続され、また上記ノアゲート
Ｎ１の他の入力端子に上記第１のインバータＩ１を介し
て接続された制御入力端子Ｃを有して、出力端子４０に
接続された負荷を駆動するＣＭＯＳ３ステートバッファ
回路において、さらに、上記駆動回路３０のＮＭＯＳト
ランジスタＦＥＴ２のゲートと上記第２制御回路１０の
出力との間に補助駆動回路５０を設け、該補助駆動回路
５０の出力により上記駆動回路３０のＮＭＯＳトランジ
スタＦＥＴ２のゲートに、電源電圧Ｖccより小さい電圧
を供給することとする。
め、本発明のＣＭＯＳ３ステートバッファ回路では、例
えば図１に示すように、出力端子４０を介して負荷に駆
動電流を供給するための、ＰＭＯＳのＦＥＴ１とＮＭＯ
ＳのＦＥＴ２の出力トランジスタの直列接続から成る駆
動回路３０と、該駆動回路３０のＰＭＯＳトランジスタ
ＦＥＴ１を制御する、第１のインバータＩ１、ノアゲー
トＮ１、および第２のインバータＩ２の直列接続で構成
された第１制御回路２０と、上記駆動回路３０のＮＭＯ
ＳトランジスタＦＥＴ２を制御する、ナンドゲートＮ２
と第３のインバータＩ３の直列接続で構成された第２制
御回路１０と、上記ノアゲートＮ１とナンドゲートＮ２
のそれぞれの一つの入力端子に第４のインバータＩ４を
介して接続されたデータ入力端子Ｄと、上記ナンドゲー
トＮ２の他の入力端子に接続され、また上記ノアゲート
Ｎ１の他の入力端子に上記第１のインバータＩ１を介し
て接続された制御入力端子Ｃを有して、出力端子４０に
接続された負荷を駆動するＣＭＯＳ３ステートバッファ
回路において、さらに、上記駆動回路３０のＮＭＯＳト
ランジスタＦＥＴ２のゲートと上記第２制御回路１０の
出力との間に補助駆動回路５０を設け、該補助駆動回路
５０の出力により上記駆動回路３０のＮＭＯＳトランジ
スタＦＥＴ２のゲートに、電源電圧Ｖccより小さい電圧
を供給することとする。
【０００５】ここで、上記の補助駆動回路５０として
は、例えば図１に示すように、第１と第２のＮＭＯＳト
ランジスタＦＥＴ３とＦＥＴ４を直列接続し、上記第２
制御回路１０の第３のインバータＩ３の出力を上記第１
のＮＭＯＳトランジスタＦＥＴ３のゲートに接続し、上
記第２制御回路１０のナンドゲートＮ２の出力を上記第
２のＮＭＯＳトランジスタＦＥＴ４のゲートに接続する
とともに、上記補助駆動回路５０の出力を上記駆動回路
３０のＮＭＯＳの出力トランジスタＦＥＴ２のゲートに
接続する構成を備えるようにすればよい。
は、例えば図１に示すように、第１と第２のＮＭＯＳト
ランジスタＦＥＴ３とＦＥＴ４を直列接続し、上記第２
制御回路１０の第３のインバータＩ３の出力を上記第１
のＮＭＯＳトランジスタＦＥＴ３のゲートに接続し、上
記第２制御回路１０のナンドゲートＮ２の出力を上記第
２のＮＭＯＳトランジスタＦＥＴ４のゲートに接続する
とともに、上記補助駆動回路５０の出力を上記駆動回路
３０のＮＭＯＳの出力トランジスタＦＥＴ２のゲートに
接続する構成を備えるようにすればよい。
【０００６】あるいは、上記の目的を達成するための本
発明のＣＭＯＳ３ステートバッファ回路の制御方法は、
トランジスタの直列接続を含む駆動回路を電源電圧端子
と接地端子との間に有して該回路を介して負荷に駆動電
流を供給するＣＭＯＳ３ステートバッファ回路の制御方
法において、上記駆動回路の接地側トランジスタのゲー
ト電圧を電源電圧より低く供給して該トランジスタのタ
ーンオン時の逆起電力の発生を減少させるようにするも
のである。
発明のＣＭＯＳ３ステートバッファ回路の制御方法は、
トランジスタの直列接続を含む駆動回路を電源電圧端子
と接地端子との間に有して該回路を介して負荷に駆動電
流を供給するＣＭＯＳ３ステートバッファ回路の制御方
法において、上記駆動回路の接地側トランジスタのゲー
ト電圧を電源電圧より低く供給して該トランジスタのタ
ーンオン時の逆起電力の発生を減少させるようにするも
のである。
【０００７】
【作用】本発明のように駆動回路の接地側に接続された
出力トランジスタＦＥＴ２の入力側に補助駆動回路を設
け、この補助駆動回路を介して出力トランジスタＦＥＴ
２のゲートに電圧を印加するような構成にすれば、後述
において詳述するように、出力トランジスタＦＥＴ２の
ゲートに電源電圧より低い電圧を印加して該トランジス
タをターンオンさせるようにすることが可能になる。し
たがって、このような構成により、あるいは出力トラン
ジスタＦＥＴ２のゲートに上記のような電圧を加えて制
御する方法により、電流シンク回路の抵抗を増加させて
逆起電力の発生を小さく抑制し、遅延時間を減少させる
ことが可能になる。
出力トランジスタＦＥＴ２の入力側に補助駆動回路を設
け、この補助駆動回路を介して出力トランジスタＦＥＴ
２のゲートに電圧を印加するような構成にすれば、後述
において詳述するように、出力トランジスタＦＥＴ２の
ゲートに電源電圧より低い電圧を印加して該トランジス
タをターンオンさせるようにすることが可能になる。し
たがって、このような構成により、あるいは出力トラン
ジスタＦＥＴ２のゲートに上記のような電圧を加えて制
御する方法により、電流シンク回路の抵抗を増加させて
逆起電力の発生を小さく抑制し、遅延時間を減少させる
ことが可能になる。
【０００８】
【実施例】図１は本発明によるＣＭＯＳ３ステートバッ
ファ回路であって、第２制御回路１０と駆動回路３０の
間に補助駆動回路５０を設けている。この補助駆動回路
５０は、電源端子間に直列接続された２個のＮＭＯＳト
ランジスタＦＥＴ３とＦＥＴ４から成り、補助駆動回路
５０の接地側トランジスタＦＥＴ４のゲートは、第２制
御回路１０のナンドゲートＮ２の出力に接続される。ま
た、第２制御回路１０のインバータＩ３の出力は補助駆
動回路５０のＶcc側トランジスタＦＥＴ３のゲート端に
接続され、補助駆動回路５０の出力端子は駆動回路３０
の出力トランジスタＦＥＴ２のゲートに接続される。こ
のように構成された本発明のＣＭＯＳ３ステートバッフ
ァ回路は、先ず３ステートバッファ制御信号Ｃが“ロ
ー”であるときは第１制御回路２０の出力が“ハイ”状
態になるので駆動回路３０のＰＭＯＳトランジスタであ
るＦＥＴ１はオフ状態になり、第２制御回路１０の出力
は“ロー”レベルになるに従って補助駆動回路５０のＶ
cc側トランジスタＦＥＴ３はオフになり、第２制御回路
１０のナンドゲートＮ２の出力端にゲートが接続された
補助駆動回路５０の接地側トランジスタＦＥＴ４はター
ンオンされ、駆動回路３０の接地側トランジスタＦＥＴ
２はオフされる。この状態では、出力端子４０がデータ
Ｄの状態と関係なしに“ハイ”インピーダンス状態にあ
るようになる。一方、３ステートバッファ回路の制御信
号Ｃが“ハイ”であるときは、ノアゲートＮ１とナンド
ゲートＮ２がイネーブル状態にされ、このときの出力端
子４０はデータの値によって次のように決定される。す
なわち、データＤが“ハイ”であると第１および第２制
御回路２０、１０の出力が各々“ロー”レベルであるの
で、補助駆動回路５０のトランジスタＦＥＴ３はオフ、
他のトランジスタＦＥＴ４はオンであり、駆動回路３０
のトランジスタＦＥＴ１はオン、そしてトランジスタＦ
ＥＴ２はオフであるので、出力端子４０の出力信号は
“ハイ”になる。また、データＤが“ロー”であれば第
１および第２制御回路２０、１０の出力が各々“ハイ”
レベルであるので、補助駆動回路５０のトランジスタＦ
ＥＴ３はオン、トランジスタＦＥＴ４はオフであり、駆
動回路３０のトランジスタＦＥＴ１はオフ、そしてトラ
ンジスタＦＥＴ２はターンオン状態になり出力端子４０
は“ロー”になる。したがって、制御信号Ｃが“ハイ”
レベルであるとき、出力端子４０の出力信号は直ちにデ
ータＤ信号と同じくなるのである。
ファ回路であって、第２制御回路１０と駆動回路３０の
間に補助駆動回路５０を設けている。この補助駆動回路
５０は、電源端子間に直列接続された２個のＮＭＯＳト
ランジスタＦＥＴ３とＦＥＴ４から成り、補助駆動回路
５０の接地側トランジスタＦＥＴ４のゲートは、第２制
御回路１０のナンドゲートＮ２の出力に接続される。ま
た、第２制御回路１０のインバータＩ３の出力は補助駆
動回路５０のＶcc側トランジスタＦＥＴ３のゲート端に
接続され、補助駆動回路５０の出力端子は駆動回路３０
の出力トランジスタＦＥＴ２のゲートに接続される。こ
のように構成された本発明のＣＭＯＳ３ステートバッフ
ァ回路は、先ず３ステートバッファ制御信号Ｃが“ロ
ー”であるときは第１制御回路２０の出力が“ハイ”状
態になるので駆動回路３０のＰＭＯＳトランジスタであ
るＦＥＴ１はオフ状態になり、第２制御回路１０の出力
は“ロー”レベルになるに従って補助駆動回路５０のＶ
cc側トランジスタＦＥＴ３はオフになり、第２制御回路
１０のナンドゲートＮ２の出力端にゲートが接続された
補助駆動回路５０の接地側トランジスタＦＥＴ４はター
ンオンされ、駆動回路３０の接地側トランジスタＦＥＴ
２はオフされる。この状態では、出力端子４０がデータ
Ｄの状態と関係なしに“ハイ”インピーダンス状態にあ
るようになる。一方、３ステートバッファ回路の制御信
号Ｃが“ハイ”であるときは、ノアゲートＮ１とナンド
ゲートＮ２がイネーブル状態にされ、このときの出力端
子４０はデータの値によって次のように決定される。す
なわち、データＤが“ハイ”であると第１および第２制
御回路２０、１０の出力が各々“ロー”レベルであるの
で、補助駆動回路５０のトランジスタＦＥＴ３はオフ、
他のトランジスタＦＥＴ４はオンであり、駆動回路３０
のトランジスタＦＥＴ１はオン、そしてトランジスタＦ
ＥＴ２はオフであるので、出力端子４０の出力信号は
“ハイ”になる。また、データＤが“ロー”であれば第
１および第２制御回路２０、１０の出力が各々“ハイ”
レベルであるので、補助駆動回路５０のトランジスタＦ
ＥＴ３はオン、トランジスタＦＥＴ４はオフであり、駆
動回路３０のトランジスタＦＥＴ１はオフ、そしてトラ
ンジスタＦＥＴ２はターンオン状態になり出力端子４０
は“ロー”になる。したがって、制御信号Ｃが“ハイ”
レベルであるとき、出力端子４０の出力信号は直ちにデ
ータＤ信号と同じくなるのである。
【０００９】本発明において逆起電力Ｖnを減少させる
ための回路の動作を次に詳細に説明する。先ず、出力端
子４０の出力信号が“ハイ”から“ロー”レベルに遷移
する場合、Ｖn＝Ｌｄi／ｄt（Ｌはシンク回路の等価イ
ンダクタンス）式によって発生する逆起電力によりグラ
ウンドノイズが発生するが、この際シンクされる電流の
波形は図２（ａ）に図示されたようになる。このシンク
電流は、駆動回路３０のトランジスタＦＥＴ２がオンさ
れる瞬間から急激に増加して最大値の電流が流れ、時間
の過ぎるにつれて減少する。このときのトランジスタＦ
ＥＴ２の動作軌跡は図２（ｂ）に表したようになる。す
なわち、図２（ｂ）はトランジスタＦＥＴ２のドレイ
ン、ソース間電圧Ｖdsに対応するシンク電流ｉsnkの特
性を示すもので、その特性上で動作軌跡としてＡ→Ｂ→
Ｃ点に移動する。Ｂ点は最大電流が流れる動作点であ
る。若し、Ｖgs2で示されるゲート電圧がＦＥＴ２に印
加されるならば、最大電流は図２（ｂ）に示されるＢ″
の点に減少される。この場合のシンク電流ｉsnkの動作
軌跡としてはＡ→Ｂ″→Ｃ点に移動するようになる。
ための回路の動作を次に詳細に説明する。先ず、出力端
子４０の出力信号が“ハイ”から“ロー”レベルに遷移
する場合、Ｖn＝Ｌｄi／ｄt（Ｌはシンク回路の等価イ
ンダクタンス）式によって発生する逆起電力によりグラ
ウンドノイズが発生するが、この際シンクされる電流の
波形は図２（ａ）に図示されたようになる。このシンク
電流は、駆動回路３０のトランジスタＦＥＴ２がオンさ
れる瞬間から急激に増加して最大値の電流が流れ、時間
の過ぎるにつれて減少する。このときのトランジスタＦ
ＥＴ２の動作軌跡は図２（ｂ）に表したようになる。す
なわち、図２（ｂ）はトランジスタＦＥＴ２のドレイ
ン、ソース間電圧Ｖdsに対応するシンク電流ｉsnkの特
性を示すもので、その特性上で動作軌跡としてＡ→Ｂ→
Ｃ点に移動する。Ｂ点は最大電流が流れる動作点であ
る。若し、Ｖgs2で示されるゲート電圧がＦＥＴ２に印
加されるならば、最大電流は図２（ｂ）に示されるＢ″
の点に減少される。この場合のシンク電流ｉsnkの動作
軌跡としてはＡ→Ｂ″→Ｃ点に移動するようになる。
【００１０】本発明において出力端子４０の出力信号が
“ハイ”から“ロー”に遷移する場合、補助駆動回路５
０のトランジスタＦＥＴ３は駆動回路３０のトランジス
タＦＥＴ２のゲート電圧をＶcc−ＶT3（ＶT3はＦＥＴ３
のスレショールド値)によって例えばＶgs1、Ｖgs2、Ｖg
s3等のようにきめることになり、この場合の駆動回路３
０のトランジスタＦＥＴ２の飽和電流ｌd は、 Ｉd＝Ｋ〔（Ｖcc−ＶT3）−ＶT2〕2 （Ｋは定数） となる。ここで、ＶT2は、ＦＥＴ２のスレショールド値
である。つまりＦＥＴ２のゲート電圧をＶccに対して低
く設定することによりＢ点の電流値がずっと低くなるよ
うになる。またそのようにすることにより、電流の時間
的な変化分であるｄi／ｄt値が小さくなって逆起電力が
小さくなるのである。それ故、逆起電力による出力遅延
やグラウンドノイズを減少できるようになる。
“ハイ”から“ロー”に遷移する場合、補助駆動回路５
０のトランジスタＦＥＴ３は駆動回路３０のトランジス
タＦＥＴ２のゲート電圧をＶcc−ＶT3（ＶT3はＦＥＴ３
のスレショールド値)によって例えばＶgs1、Ｖgs2、Ｖg
s3等のようにきめることになり、この場合の駆動回路３
０のトランジスタＦＥＴ２の飽和電流ｌd は、 Ｉd＝Ｋ〔（Ｖcc−ＶT3）−ＶT2〕2 （Ｋは定数） となる。ここで、ＶT2は、ＦＥＴ２のスレショールド値
である。つまりＦＥＴ２のゲート電圧をＶccに対して低
く設定することによりＢ点の電流値がずっと低くなるよ
うになる。またそのようにすることにより、電流の時間
的な変化分であるｄi／ｄt値が小さくなって逆起電力が
小さくなるのである。それ故、逆起電力による出力遅延
やグラウンドノイズを減少できるようになる。
【００１１】以上に説明したように、本発明は駆動回路
の接地側に接続された出力トランジスタのゲートに印加
される電圧を電源電圧Ｖccより低く供給してシンク回路
の飽和電流値を減らして逆起電力発生を最少化するもの
で、これによってＣＭＯＳ３ステートバッファ回路の信
頼性を向上させることができる。
の接地側に接続された出力トランジスタのゲートに印加
される電圧を電源電圧Ｖccより低く供給してシンク回路
の飽和電流値を減らして逆起電力発生を最少化するもの
で、これによってＣＭＯＳ３ステートバッファ回路の信
頼性を向上させることができる。
【図１】本発明によるＣＭＯＳ３ステートバッファ回路
図。
図。
【図２】本発明による出力トランジスタのシンク電流と
動作軌跡図。
動作軌跡図。
【図３】従来のＣＭＯＳ３ステートバッファ回路図。
【図４】従来のバッファー回路で出力トランジスタのタ
ーンオン時に発生するシンク電流の流れと逆起電力の発
生を示す図。
ーンオン時に発生するシンク電流の流れと逆起電力の発
生を示す図。
【図５】従来の逆起電力による出力信号の遅延状態図。
１０…第２制御回路 ２０…第１制御回路 ３０…駆動回路 ４０…出力端子 ５０…補助駆動回路 ＦＥＴ１〜ＦＥＴ４…トランジスタ Ｉ１〜Ｉ４…インバータ Ｎ１…ノアゲート Ｎ２…ナンドゲート
Claims (3)
- 【請求項１】出力端子を介して負荷に駆動電流を供給す
るための、ＰＭＯＳとＮＭＯＳの出力トランジスタの直
列接続から成る駆動回路と、該駆動回路のＰＭＯＳトラ
ンジスタを制御する、第１のインバータ、ノアゲート、
および第２のインバータの直列接続で構成された第１制
御回路と、上記駆動回路のＮＭＯＳトランジスタを制御
する、ナンドゲートと第３のインバータの直列接続で構
成された第２制御回路と、上記ノアゲートとナンドゲー
トそれぞれの一つの入力端子に第４のインバータを介し
て接続されたデータ入力端子と、上記ナンドゲートの他
の入力端子に接続され、また上記ノアゲートの他の入力
端子に上記第１のインバータを介して接続された制御入
力端子を有して、出力端子に接続された負荷を駆動する
ＣＭＯＳ３ステートバッファ回路において、 さらに、上記駆動回路のＮＭＯＳトランジスタのゲート
と上記第２制御回路の出力との間に補助駆動回路を設
け、該補助駆動回路の出力により上記駆動回路のＮＭＯ
Ｓトランジスタのゲートに、電源電圧より小さい電圧を
供給することを特徴とするＣＭＯＳ３ステートバッファ
回路。 - 【請求項２】請求項１記載のＣＭＯＳ３ステートバッフ
ァ回路において、上記補助駆動回路は、第１と第２のＮ
ＭＯＳトランジスタを直列接続し、上記第２制御回路の
第３のインバータの出力を上記第１のＮＭＯＳトランジ
スタのゲートに接続し、上記第２制御回路のナンドゲー
トの出力を上記第２のＮＭＯＳトランジスタのゲートに
接続するとともに、上記補助駆動回路の出力を上記駆動
回路のＮＭＯＳの出力トランジスタのゲートに接続する
構成を備えるものであることを特徴とするＣＭＯＳ３ス
テートバッファ回路。 - 【請求項３】トランジスタの直列接続を含む駆動回路を
電源電圧端子と接地端子との間に有して該回路を介して
負荷に駆動電流を供給するＣＭＯＳ３ステートバッファ
回路の制御方法において、 上記駆動回路の接地側トランジスタのゲート電圧を電源
電圧より低く供給して該トランジスタのターンオン時の
逆起電力の発生を減少させることを特徴とするＣＭＯＳ
３ステートバッファ回路制御方法。
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| KR1992-13377 | 1992-07-25 | ||
| KR1019920013377A KR940010671B1 (ko) | 1992-07-25 | 1992-07-25 | Cmos 3-스테이트 버퍼회로 및 그 제어방법 |
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|---|---|
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Family
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Family Applications (1)
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| KR (1) | KR940010671B1 (ja) |
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| JPH01140494A (ja) * | 1987-11-26 | 1989-06-01 | Mitsubishi Electric Corp | 半導体記憶装置の出力バッファ回路 |
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| JP2808678B2 (ja) * | 1989-06-19 | 1998-10-08 | 日本電気株式会社 | 出力回路 |
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| JP2623918B2 (ja) * | 1990-06-04 | 1997-06-25 | 日本電気株式会社 | 出力バッファ回路 |
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| US5206544A (en) * | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
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| US5321319A (en) * | 1992-06-08 | 1994-06-14 | Advanced Micro Devices, Inc. | High speed CMOS bus driver circuit that provides minimum output signal oscillation |
-
1992
- 1992-07-25 KR KR1019920013377A patent/KR940010671B1/ko not_active Expired - Lifetime
-
1993
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- 1993-07-23 US US08/097,256 patent/US5436577A/en not_active Expired - Lifetime
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