JPH06197006A - 同期式論理回路 - Google Patents

Abstract

(57)【要約】 【目的】外部システムクロックに対する出力遅延が改善
された同期式論理回路の提供。 【構成】最終段のフリップフロップ（１８）のクロック
端子に入力される内部クロック（ＣＬＫ２）のタイミン
グエッジを外部システムクロック（ＳＣＬＫ）のタイミ
ングエッジに揃えるために前記最終段のフリップフロッ
プ（１８）の１つ前段のフリップフロップ（１４）のク
ロック端子に入力される内部クロック（ＣＬＫ１）の立
下りエッジを遅延させる遅延回路（２６）を備えた同期
式論理回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期式論理回路に関
し、詳しくは、複数段のフリップフロップの間に組合せ
回路を備えたパイプライン構造の同期式論理回路に関す
るものである。

【０００２】

【従来の技術】ＩＣ、ＬＳＩ、ＰＬＤ、ＡＳＩＣなどの
半導体集積回路等において、同期式論理回路が多数用い
られており、現在の主流となっている。同期式論理回路
を含むＬＳＩ等をボード（プリント基板）に実装した際
にボード上の外部システムクロックに対し、ＬＳＩ内部
の同期式論理回路等の内部回路を駆動する内部クロック
の位相に遅れが生じている。

【０００３】図５に、従来の同期式論理回路５０の構成
ブロック図を示す。同図に示す同期式論理回路５０に
は、データ入力部５２と出力部の縦続接続されたフリッ
プフロップ５４、組合せ論理回路（組合せ回路）５６、
フリップフロップ５８および出力バッファ６０と、外部
システムクロックＳＣＬＫの入力部６２およびクロック
ドライバ（バッファ）６４とが図示されている。図示例
では、外部システムクロックＳＣＬＫからバッファ６４
を代表例として示す多数のバッファやインバータを含む
クロックツリーを経由して得られた内部クロックＣＬＫ
１で、最終段より１つ前段のフリップフロップ５４およ
び最終段のフリップフロップ５８を駆動している。

【０００４】

【発明が解決しよとする課題】ところで、従来の同期式
論理回路５０において、図４（ｂ）に示すように、内部
クロックＣＬＫ１は外部システムクロックＳＣＬＫ
に対して少し遅延した信号となっている。このため、フ
リップフロップ５４および５８の出力信号およびは
共に内部クロックＣＬＫ１に同期して出力されるため、
外部システムクロックに対して遅延してしまうという問
題があった。

【０００５】特に、ＬＳＩが大規模ＬＳＩになると、外
部システムクロックは、より多数のインバータやバッフ
ァなどのクロックドライバからなるクロックツリーを通
して、内部回路に与えられ、内部回路を駆動し、その動
作を制御するので、遅延要素となる、より多くのインバ
ータやバッファなどを含むクロックツリーを経由した信
号（内部クロック）は外部システムクロックに対し、信
号遅延が大きくなり、同期式論理回路などの内部回路か
らの出力信号における遅延が非常に大きなものとなると
いう問題があった。

【０００６】このように位相が遅延して出力された出力
信号をＬＳＩの外部に取り出して、次のＬＳＩに入力す
ると、このＬＳＩ内部の内部回路（論理回路）が誤動作
をするという問題があった。

【０００７】本発明の目的は、上記従来技術の問題点を
鑑みてなされたものであって、同期式論理回路において
最終段のフリップフロップのクロック入力に最終段の１
つ前段のクロック入力（内部クロック）を遅延させて得
られた外部システムクロックと逆相または同期、かつ同
じタイミングエッジの信号を用いることにより、出力遅
延を改善することのできる同期式論理回路を提供するこ
とにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、入力データをクロックに同期させて出力
する複数段のフリップフロップと、これらのフリップフ
ロップの間に接続される組合わせ回路とを備える同期式
論理回路において、最終段のフリップフロップのクロッ
ク端子に入力される内部クロックのタイミングエッジを
外部システムクロックのタイミングエッジに揃えるため
に前記最終段のフリップフロップの１つ前段のフリップ
フロップのクロック端子に入力される内部クロックの立
下りエッジを遅延させる遅延回路を備えたことを特徴と
する同期式論理回路を提供するものである。

【０００９】ここで、前記最終段のフリップフロップが
立下りタイミングエッジ動作であり、前記最終段のフリ
ップフロップの入力内部クロックが前記外部システムク
ロックと逆相であるのが好ましい。また、前記遅延回路
は、遅延時間を可変とするのが好ましい。

【００１０】

【実施例】本発明に係る同期式論理回路を添付の図面に
示す好適実施例に基づいて詳細に説明する。

【００１１】図１は、本発明の同期式論理回路の一実施
例の構成ブロック図である。なお、本発明の同期式論理
回路は、複数のフリップフロップと、複数のロジックＩ
Ｃ等の組合せ論理回路が交互に縦続接続されたパイプラ
イン構造を有するものであるが、図１には本発明に特徴
的な入力端および出力端側部分のみを示す。

【００１２】同図に示すように本発明の同期式論理回路
１０は、入力バッファ１２と、フリップフロップ１４お
よび１８と、その間に縦続接続される組合せ論理回路
（以下組合せ回路という）１６と、フリップフロップ１
８に接続される出力バッファ２０と、外部システムクロ
ック入力部２２と、バッファ２４と、フリップフロップ
１４のクロック端子とフリップフロップ１８のクロック
端子との間に介在する遅延回路２６とを有する。

【００１３】本発明の同期式論理回路１０において、入
力バッファ１２は、複数の組合せ回路および複数のフリ
ップフロップからなるパイプライン構造を経由してフリ
ップフロップ１４の入力端子Ｄに接続される。組合せ回
路１６の入力端子はフリップフロップ１４の出力端子Ｑ
に、出力端子は最終段のフリップフロップ１８の入力端
子Ｄに接続される。この最終段のフリップフロップ１８
の出力端子Ｑは出力バッファ２０に接続される。ここ
で、最終段のフリップフロップ１８は立下りエッジ動作
が可能なようにクロック端子ＣＫ２が反転入力であっ
て、データを入力クロックの立ち下がりでラッチして出
力するものである。

【００１４】外部システムクロック入力部２２は図示し
ない外部システムクロック発生源から出力された外部シ
ステムクロックＳＣＬＫが入力され、バッファ２４で代
表的に示されるクロックドライバを経由してフリップフ
ロップ１４のクロック端子ＣＫ１に内部クロックＣＬＫ
１が入力される。なお、このクロックドライバであるバ
ッファ２４は、図示しない多数のクロックドライバとな
るバッファやインバータを代表的に示すもので、ＬＳＩ
やＡＳＩＣなどの大規模回路においては多数の他のクロ
ックドライバとクロックツリーをつくるものである。こ
のため、内部クロックＣＬＫ１は、複数のバッファやイ
ンバータならびに配線を経由しているため、外部システ
ムクロックＳＣＬＫに対して遅延を生じたクロックとな
っているものである。一方、内部クロックＣＬＫ１は本
発明の特徴部分の１つである遅延回路２６にも入力され
る。遅延回路２６の出力である遅延クロックＣＬＫ２は
最終段のフリップフロップ１８のクロック端子ＣＫ２に
入力される。

【００１５】遅延回路２６は、最終段の１つ前のフリッ
プフロップ１４のＣＫ１端子に入力される内部クロック
ＣＬＫ１を遅延させて、外部システムクロックＳＣＬＫ
と逆相（位相のずれが１８０°）もしくは同相（位相の
ずれが３６０°）の遅延クロックＣＬＫ２を発生させる
ためのもので、所要の遅延時間が設定できるものであれ
ばどのようなものでもよく、例えば、バッファ、インバ
ータなどの遅延要素の１つ以上を直列接続して用いるも
のであってもよいし、外部に取り出してＲＣ遅延回路を
用いてもよい。また、本発明の同期式論理回路１０を駆
動するための外部システムクロックＳＣＬＫが変らない
場合には、遅延回路２６は入力クロックに所要の固定遅
延値（時間）を発生させるものであってもよいが、外部
システムクロックＳＣＬＫが変わることがある場合に
は、遅延回路２６として後述する遅延回路３０のように
遅延値（時間）を可変にできるものを用いるのが好まし
い。

【００１６】本発明に用いられる遅延量可変遅延回路の
一実施例の回路図を図２に示す。同図において、遅延回
路３０は、所要遅延値（時間）を得ることのできるイン
バータ３２，３３と、インバータ３２，３３と交互に直
列に接続されるパストランジスタ３４，３５と、インバ
ータ３２，３３のプルアップトランジスタ３６，３７
と、パストランジスタ３４，３５のゲートに印加する電
圧を制御する遅延制御入力ＴＣＩ３８とを有する。

【００１７】遅延回路３０において、入力端子ＩＮはパ
ストランジスタ３４の一方の電極に接続され、パストラ
ンジスタ３４の他方の電極はインバータ３２の入力に接
続され、インバータ３２の出力はパストランジスタ３５
の一方の電極に接続され、パストランジスタ３５の他方
の電極はインバータ３３の入力に接続され、インバータ
３３の出力は出力端子ＯＵＴに接続される。パストラン
ジスタ３４，３５の各ゲートは遅延制御入力ＴＣＩ３８
から延出する信号線３９に接続される。また、インバー
タ３２，３３の各入力にはそれぞれプルアップトランジ
スタ３６，３７の各ドレインが接続され、各ソースが電
源（Ｖ_dd）に接続され、各ゲートはインバータ３２，３
３の出力にそれぞれ接続される。

【００１８】遅延回路３０において、インバータ３２，
３３は、各々所定の遅延値（時間）をつくり出すもので
あるが、インバータ１段当りの遅延値（時間）は、イン
バータのドライブ能力、配線抵抗および入力容量によっ
て決定される。従って、図２に示す遅延回路３０におい
ては、遅延制御入力ＴＣＩ３８に印加される電圧によっ
て、インバータ３２，３３の入力側にそれぞれ直列に接
続されたパストランジスタ３４，３５のゲート電位を制
御し、パストランジスタ３４，３５の抵抗値、すなわち
オン抵抗を制御することによって、パストランジスタ３
４，３５における信号遅延を制御することができる。パ
ストランジスタ３４，３５にはＮチャンネルＭＯＳトラ
ンジスタが用いられるので、ＴＣＩ入力３８に外部から
しきい値以上の所定のアナログ電圧（Ｖ）を印加し、パ
ストランジスタ３４，３５を常時オンさせておく。こう
して、遅延回路３０は入力クロックに所定の遅延値をつ
くり出すことができる。

【００１９】ここで、ＴＣＩ入力３８への印加電圧を上
げると、パストランジスタ３４，３５の抵抗値が下がっ
て、時定数が小さくなり、得られる遅延値が小さくな
る。逆に印加電圧を下げると、パストランジスタ３４，
３５の抵抗値が上って、遅延値は大きくなる。このよう
にＴＣＩ入力３８への印加電圧を制御することで、遅延
値を制御でき、外部システムクロックＳＣＬＫの所定範
囲内のクロック周波数に対して対応することができる。

【００２０】なお、プルアップトランジスタ３６，３８
は、ＰチャンネルＭＯＳトランジスタで構成され、パス
トランジスタ３４，３５がＮＭＯＳであるため、そのソ
ース電位が低下しゲート電位に近づいてパストランジス
タ３４または３５がオフするのを防止するために、その
電位をプルアップするためのものである。ここで、図示
例の遅延回路３０は、インバータ３２、パストランジス
タ３４およびプルアップトランジスタ３６を１つのユニ
ットとして２つのユニットからなるのであるが、本発明
はこれに限定されず、何個のユニットを接続するもので
あってもよい。また、上述の遅延回路３０では、遅延要
素としてインバータを用いているが、バッファであって
もよい。

【００２１】以上のような構成によって、図示例の遅延
回路３０は、遅延制御入力（ＴＣＩ）に印加される電位
によってパストランジスタ３４，３５における信号遅延
を制御し、フリップフロップ１４および１８のクロック
端子ＣＫ１およびＣＫ２に入力される内部クロックＣＬ
Ｋ１および遅延クロックＣＬＫ２の遅延を最適化するこ
とができる。

【００２２】本発明の同期式論理回路は、基本的に以上
のように構成されるが、以下に図４（ａ）に示すタイム
チャートを参照してその作用を説明する。

【００２３】図１に示す本発明の同期式論理回路１０に
はこれを駆動するために図４（ａ）に示す外部システム
クロックＳＣＬＫが入力部２２から入力される。そし
て、このクロックＳＣＬＫがバッファ２４などの多数
のクロックドライバを経由して遅延した内部クロックＣ
ＬＫ１が、最終段より１つ前段のフリップフロップ１
４のクロック端子ＣＫ１に入力され、この内部クロック
ＣＬＫ１によってフリップフロップ１４が駆動され
る。その結果フリップフロップ１４は内部クロックＣＬ
Ｋ１の立上りエッジで入力端子Ｄから入力されたデー
タをラッチして、フリップフロップ１４の出力端子Ｑ１
から出力信号を出力する。

【００２４】一方、内部クロックＣＬＫ１は遅延回路
２６に入力され、所定遅延時間だけ遅延され、外部シス
テムクロックＳＣＬＫと位相が逆相である遅延クロッ
クＣＬＫとして遅延回路２６から出力される。この遅
延クロックＣＬＫは最終段のフリップフロップ１８の
反転クロック端子ＣＫ２に入力されて、フリップフロッ
プ１８を駆動する。従って、フリップフロップ１８は、
遅延クロックＣＬＫの立下りエッヂで動作し、入力端
子Ｄに入力されているフリップフロップ１４の出力信号
をラッチして出力端子Ｑ２から出力信号を出力バッ
ファ２０に出力する。

【００２５】図４（ａ）に示すように、内部クロックＣ
ＬＫ１は、外部システムクロックＳＣＬＫに対して
遅延しているため、出力信号は外部システムクロック
ＳＣＬＫの立上りエッジに対して遅延して出力され
る。これに対し、遅延クロックＣＬＫ２は、内部クロ
ックＣＬＫ１に対し、１８０°以内の位相の遅れを持
ち、外部システムクロックＳＣＬＫに対して１８０°
位相のずれがある（逆相）クロックであるが、フリップ
フロップ１８が立下りエッヂ動作をするので、本発明の
同期式論理回路１０の最終段のフリップフロップ１８か
らは、外部システムクロックＳＣＬＫの立上りエッヂ
に同期した出力信号が出力される。その結果、この出
力データを図示しない次段の同期式論理回路に入力し
て正しく動作させることができる。

【００２６】これに対し、図５に示す従来の同期式論理
回路５０では、最終段のフリップフロップ５８には、図
４（ｂ）に示すように、その１つ前のフリップフロップ
５４と同一の内部クロックＣＬＫ１が入力される。こ
のため、最終段のフリップフロップ５８からの出力信号
は内部クロックＣＬＫ１およびフリップフロップ５
４の出力信号と同期するものとはなるが、外部システ
ムクロックＳＣＬＫの立上りエッジとはずれたタイミン
グで出力される。このため、図示しない次段の同期式論
理回路が動作することができなくなる状態が生じること
となる。

【００２７】ところで、本発明の同期式論理回路１０に
おいて、最終段のフリップフロップ１８の出力タイミン
グと最終段より１つ前段のフリップフロップ１４の出力
タイミングとの間の時間はクロック１周期より短くな
る。このため、その間に介在する組合せ論理回路１６の
規模によっては、その論理演算時間が不足し、動作しき
れず、その出力をフリップフロップ１８の出力タイミン
グに行うことができない場合が生じる。この場合には、
図３に示す同期式論理回路５０のように、組合せ回路１
６の後段（出力側）にパイプライン構造の２段のフリッ
プフロップ４２および４４を用い、フリップフロップ４
２にはフリップフロップ５４と同様に内部クロックＣＬ
Ｋ１を入力し、最終段のフリップフロップ４４に遅延回
路２６によって遅延された遅延クロックＣＬＫ２を入力
するようにすればよい。

【００２８】上述した例では最終段のフリップフロップ
１８や４４を、そのクロック端子を反転クロック入力端
子とすることにより、入力クロック（遅延クロックＣＬ
Ｋ２）の立下りで動作させているが、本発明はこれに限
定されず、遅延回路２６や３０の入力側または出力側に
インバータを設け、遅延クロックＣＬＫ２を反転させ、
外部システムクロックＳＣＬＫと同相とし、最終段のフ
リップフロップ１８や４４を立上りエッヂ動作させても
よい。

【００２９】また、遅延回路３０の入力側や出力側にイ
ンバータを設ける代わりに、遅延回路３０内のインバー
タ（３２，３３）の数、すなわちユニットの数を奇数に
して遅延クロックそのものを外部システムクロックＳＣ
ＬＫと同相としてもよい。さらに、遅延回路２６や３０
による内部クロックＣＬＫ１の遅延を１８０°以上位相
をずらすことにより外部システムクロックＳＣＬＫと同
相となるように生成してもよい。

【００３０】本発明の同期式論理回路は、上述した実施
例に限定されず、本発明の要旨を逸脱しない範囲内で種
々の変形が可能である。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
の同期式論理回路によれば、内部のフリップフロップや
組合せ論理回路を駆動する内部クロックが外部システム
クロックに対して遅延している場合であっても、最終段
のフリップフロップの出力信号は外部システムクロック
と同期しているので、出力信号の外部システムクロック
に対する遅延が全くないし、その結果、本発明回路を含
むＬＳＩ等をボード（プリント基板）に実装する際に他
の回路との間の個々の同期をとる必要がない。従って、
本発明の同期式論理回路によれば、大規模ＬＳＩにおけ
るタイミング調整が容易であるという効果を奏する。

【００３２】また、本発明の同期式論理回路によれば、
遅延回路の遅延値を可変することにより、外部システム
クロックの周波数に応じて遅延値を最適化することがで
きる。

【図面の簡単な説明】

【図１】 本発明に係る同期式論理回路の一実施例の構
成ブロック図である。

【図２】 本発明に用いられる可変遅延回路の一実施例
の回路図である。

【図３】 本発明に係る同期式論理回路の別の実施例の
構成ブロック図である。

【図４】 （ａ）および（ｂ）はそれぞれ本発明および
従来の同期式論理回路の各部のクロック信号および各部
の出力信号を示すタイムチャートである。

【図５】 従来の同期式論理回路ブロック図である。

【符号の説明】

１０，４０ 同期式論理回路 １２ 入力バッファ １４，１８，４２，４４ フリップフロップ １６ 組合せ論理回路（組合せ回路） ２０ 出力バッファ ２２ 外部システムクロック入力 ２４ バッファ（クロックドライバ） ２６，３０ 遅延回路 ３２，３３ インバータ ３４，３５ パストランジスタ（ＮＭＯＳ） ３６，３７ プルアップトランジスタ（ＰＭＯＳ） ３８ 遅延制御入力 ＳＣＬＫ 外部システムクロック ＣＬＫ１ 内部クロック ＣＬＫ２ 遅延クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】入力データをクロックに同期させて出力す
   る複数段のフリップフロップと、これらのフリップフロ
   ップの間に接続される組合わせ回路とを備える同期式論
   理回路において、 最終段のフリップフロップのクロック端子に入力される
   内部クロックのタイミングエッジを外部システムクロッ
   クのタイミングエッジに揃えるために前記最終段のフリ
   ップフロップの１つ前段のフリップフロップのクロック
   端子に入力される内部クロックの立下りエッジを遅延さ
   せる遅延回路を備えたことを特徴とする同期式論理回
   路。
2. 【請求項２】前記最終段のフリップフロップが立下りタ
   イミングエッジ動作であり、前記最終段のフリップフロ
   ップの入力内部クロックが前記外部システムクロックと
   逆相である請求項１に記載の同期式論理回路。
3. 【請求項３】前記遅延回路は、遅延時間を可変とする請
   求項１または２に記載の同期式論理回路。