JPH0619701A - フラグ制御回路 - Google Patents
フラグ制御回路Info
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- JPH0619701A JPH0619701A JP4030271A JP3027192A JPH0619701A JP H0619701 A JPH0619701 A JP H0619701A JP 4030271 A JP4030271 A JP 4030271A JP 3027192 A JP3027192 A JP 3027192A JP H0619701 A JPH0619701 A JP H0619701A
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Abstract
(57)【要約】 （修正有）
【目的】 フラグ制御回路を順次動作させるプログラム
であるファームウェアを書き込む一定容量の ROMの効率
的な使用と処理速度の高速化を目的とする。 【構成】 ＡＬＵ演算器10の出力のアキュムレータC に
蓄積された演算結果Cresと任意のしきい値Thとの大小を
比較器20で比較して其の比較結果のフラグの極性H/L を
制御するフラグ制御回路において、該比較器20の基準入
力となる任意のしきい値Thを記憶するしきい値レジスタ
1 を具え、前記アキュムレータC に蓄積された演算結果
Cresと該しきい値レジスタに記憶されたしきい値Thとの
大小比較をハードウェアである比較器20により行い、そ
の比較結果の信号Hがラッチ30に入力され、予め ROM 41
に書込まれたファームウェアである該フラグの状態H/L
を判断する命令プログラムが、実行された時の出力信
号H により、其のラッチ30への入力クロックCLKが定め
られ該ラッチ30から正H のフラグF0として送出されるよ
うに構成する。
であるファームウェアを書き込む一定容量の ROMの効率
的な使用と処理速度の高速化を目的とする。 【構成】 ＡＬＵ演算器10の出力のアキュムレータC に
蓄積された演算結果Cresと任意のしきい値Thとの大小を
比較器20で比較して其の比較結果のフラグの極性H/L を
制御するフラグ制御回路において、該比較器20の基準入
力となる任意のしきい値Thを記憶するしきい値レジスタ
1 を具え、前記アキュムレータC に蓄積された演算結果
Cresと該しきい値レジスタに記憶されたしきい値Thとの
大小比較をハードウェアである比較器20により行い、そ
の比較結果の信号Hがラッチ30に入力され、予め ROM 41
に書込まれたファームウェアである該フラグの状態H/L
を判断する命令プログラムが、実行された時の出力信
号H により、其のラッチ30への入力クロックCLKが定め
られ該ラッチ30から正H のフラグF0として送出されるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送でディジタル
信号を処理するプロセッサＤＳＰに係り、特に其の主要
部であるＡＬＵ演算器の演算結果と所定のしきい値とを
比較しその大小を判断し、その結果の信号として正負極
性のフラグH/L を出力するフラグ制御回路に関する。其
のフラグ制御回路としては、そのハードウェアの回路の
構成がやむを得ず大きくなっても、それを動作させる制
御プログラムであるファームウェアの規模は出来るだけ
小さいことが望まれている。
信号を処理するプロセッサＤＳＰに係り、特に其の主要
部であるＡＬＵ演算器の演算結果と所定のしきい値とを
比較しその大小を判断し、その結果の信号として正負極
性のフラグH/L を出力するフラグ制御回路に関する。其
のフラグ制御回路としては、そのハードウェアの回路の
構成がやむを得ず大きくなっても、それを動作させる制
御プログラムであるファームウェアの規模は出来るだけ
小さいことが望まれている。
【０００２】
【従来の技術】従来のディジタル信号処理DSP のファー
ムウェアの一例として、図４に、２個のデータA,Bの算
術および論理演算を行うＡＬＵ演算器により其の出力の
アキュムレータC に生成された或る演算結果Cresと、そ
の任意のしきい値Thとを比較し大小を判断する場合の処
理のフローを示す。そしてこの図４の判断処理を行うた
めのハードウェアの構成を図５に示す。図５のＡＬＵ演
算器10で其の出力のアキュムレータC に生成された演算
結果Cresと任意のしきい値Thとを比較し大小の判断を行
う場合、図４の(100) の処理プログラムで、２個のデー
タの算術および論理演算を行うＡＬＵ演算器10で、その
出力のアキュムレータC に生成した演算結果Cresを、(1
01) の処理プログラムで、退避用レジスタB に転送し、
次に、その大小比較の基準値となるしきい値Thを演算用
レジスタA に代入する。その後(102) の処理プログラム
で、再びＡＬＵ演算器で、退避用レジスタB の出力のア
キュムレータC の値Cresから演算用レジスタA の出力の
しきい値Thを減算し、その減算結果Ccmpをアキュムレー
タC に残す。このアキュムレータC に残った減算結果Cc
mpが、求めているＡＬＵ演算器10の演算結果Cresとしき
い値Thとの比較結果である。そしてこの減算結果Ccmpの
正負を定める為に、(103) の処理プログラムで、接地GN
D の値0 との大小比較を、比較器であるコンパレータ20
Aにて行い、減算結果Ccmpの方が値0 より大きい正の場
合及び値0 に等しい時、即ち Cres ≧0の時のコンパレ
ータ20A の出力"H"を、データのラッチ30である Dフリ
ップフロップFFの D入力とし、その定められたクロック
入力CLK により該FFの Q出力の信号H/L を、その大小比
較の条件分岐のアドレスを表す正負H/Lの信号のフラグF
1とし、フラグモニタFMで其の正H のフラグF1を選択
し、其の正H のフラグF1の状態により、プログラムカウ
ンタPCの出力値を決定し、其のアドレスからの命令で実
行する構成であった。
ムウェアの一例として、図４に、２個のデータA,Bの算
術および論理演算を行うＡＬＵ演算器により其の出力の
アキュムレータC に生成された或る演算結果Cresと、そ
の任意のしきい値Thとを比較し大小を判断する場合の処
理のフローを示す。そしてこの図４の判断処理を行うた
めのハードウェアの構成を図５に示す。図５のＡＬＵ演
算器10で其の出力のアキュムレータC に生成された演算
結果Cresと任意のしきい値Thとを比較し大小の判断を行
う場合、図４の(100) の処理プログラムで、２個のデー
タの算術および論理演算を行うＡＬＵ演算器10で、その
出力のアキュムレータC に生成した演算結果Cresを、(1
01) の処理プログラムで、退避用レジスタB に転送し、
次に、その大小比較の基準値となるしきい値Thを演算用
レジスタA に代入する。その後(102) の処理プログラム
で、再びＡＬＵ演算器で、退避用レジスタB の出力のア
キュムレータC の値Cresから演算用レジスタA の出力の
しきい値Thを減算し、その減算結果Ccmpをアキュムレー
タC に残す。このアキュムレータC に残った減算結果Cc
mpが、求めているＡＬＵ演算器10の演算結果Cresとしき
い値Thとの比較結果である。そしてこの減算結果Ccmpの
正負を定める為に、(103) の処理プログラムで、接地GN
D の値0 との大小比較を、比較器であるコンパレータ20
Aにて行い、減算結果Ccmpの方が値0 より大きい正の場
合及び値0 に等しい時、即ち Cres ≧0の時のコンパレ
ータ20A の出力"H"を、データのラッチ30である Dフリ
ップフロップFFの D入力とし、その定められたクロック
入力CLK により該FFの Q出力の信号H/L を、その大小比
較の条件分岐のアドレスを表す正負H/Lの信号のフラグF
1とし、フラグモニタFMで其の正H のフラグF1を選択
し、其の正H のフラグF1の状態により、プログラムカウ
ンタPCの出力値を決定し、其のアドレスからの命令で実
行する構成であった。
【０００３】
【発明が解決しようとする課題】従来のディジタル信号
処理DSP の主要部のＡＬＵ演算器により或る演算結果と
任意のしきい値とを比較しその大小判断を行う場合は、
上記の如く、初めＡＬＵ演算器10の出力のアキュムレー
タC に生成されたＡＬＵ演算の演算結果Cresを、任意の
しきい値Thと比較して其の大小の判断を行うために、再
びＡＬＵ演算器10にて前の演算結果Cresと所定のしきい
値Thとの減算を行う必要がある。従って、これ等のハー
ドウェアの回路を動作させる処理プログラムを一定容量
の ROM 40に書き込みファームウェアとするには、図４
の処理プログラムのフローの如く、其の処理プログラム
100 〜103の数が大きくて、それを書き込む一定容量のR
OM40の負担が大きくなると言う問題と処理に時間が掛か
ると言う問題があった。
処理DSP の主要部のＡＬＵ演算器により或る演算結果と
任意のしきい値とを比較しその大小判断を行う場合は、
上記の如く、初めＡＬＵ演算器10の出力のアキュムレー
タC に生成されたＡＬＵ演算の演算結果Cresを、任意の
しきい値Thと比較して其の大小の判断を行うために、再
びＡＬＵ演算器10にて前の演算結果Cresと所定のしきい
値Thとの減算を行う必要がある。従って、これ等のハー
ドウェアの回路を動作させる処理プログラムを一定容量
の ROM 40に書き込みファームウェアとするには、図４
の処理プログラムのフローの如く、其の処理プログラム
100 〜103の数が大きくて、それを書き込む一定容量のR
OM40の負担が大きくなると言う問題と処理に時間が掛か
ると言う問題があった。
【０００４】本発明の目的は、ディジタル信号処理DSP
の主要部のＡＬＵ演算器でアキュムレータC に生成され
た演算結果Cresと任意のしきい値Thとを比較し大小判断
を行う場合に、其の各回路を動作させる為に ROMに書き
込まねばならないファームウェアとしての処理プログラ
ムの数が成るべく少なくて済み、結果として高速度で処
理されて、ファームウェア上で、ＡＬＵ演算の結果Cres
としきい値Thとの大小判断の結果の条件分岐H/Lを表す
フラグF0を出力するフラグ制御回路を実現することにあ
る。
の主要部のＡＬＵ演算器でアキュムレータC に生成され
た演算結果Cresと任意のしきい値Thとを比較し大小判断
を行う場合に、其の各回路を動作させる為に ROMに書き
込まねばならないファームウェアとしての処理プログラ
ムの数が成るべく少なくて済み、結果として高速度で処
理されて、ファームウェア上で、ＡＬＵ演算の結果Cres
としきい値Thとの大小判断の結果の条件分岐H/Lを表す
フラグF0を出力するフラグ制御回路を実現することにあ
る。
【０００５】
【課題を解決するための手段】この目的達成のための本
発明のフラグ制御回路の基本構成を図１の原理図に示
す。図１の原理図の中で、10はディジタル信号を処理す
るプロセッサDSP の主要部である２個の入力データA,B
の算術および論理演算を行うＡＬＵ演算器であり、20は
ＡＬＵ演算器(10)の出力のアキュムレータC に蓄積され
た演算結果Cresと基準入力の任意のしきい値Thとの大小
を比較する比較器である。１は比較器(20)の基準入力の
任意のしきい値Thを記憶するしきい値レジスタであり、
前記アキュムレータ(C)に蓄積されたＡＬＵ演算器(10)
の演算結果(Cres)と該しきい値レジスタ(1)に記憶され
たしきい値(Th)との大小比較をハードウェアの比較器(2
0)により行い、その比較器の出力の比較結果が(Cres ≧
Th)の時の出力(H) が、データラッチ(30)の Dフリップ
フロップFF(30)の D入力に入力され、予め ROM(41)にフ
ァームウェアとして書込まれた該大小比較の比較結果を
表すフラグFの状態(H)を判断する命令プログラムが、実
行された時の出力信号(H)により、其のFF( 30)の入力ク
ロック(CLK)の入力が定められて、其のFF(30)の Q出力
から正(H)のフラグ(F0)として送出されるように構成す
る。
発明のフラグ制御回路の基本構成を図１の原理図に示
す。図１の原理図の中で、10はディジタル信号を処理す
るプロセッサDSP の主要部である２個の入力データA,B
の算術および論理演算を行うＡＬＵ演算器であり、20は
ＡＬＵ演算器(10)の出力のアキュムレータC に蓄積され
た演算結果Cresと基準入力の任意のしきい値Thとの大小
を比較する比較器である。１は比較器(20)の基準入力の
任意のしきい値Thを記憶するしきい値レジスタであり、
前記アキュムレータ(C)に蓄積されたＡＬＵ演算器(10)
の演算結果(Cres)と該しきい値レジスタ(1)に記憶され
たしきい値(Th)との大小比較をハードウェアの比較器(2
0)により行い、その比較器の出力の比較結果が(Cres ≧
Th)の時の出力(H) が、データラッチ(30)の Dフリップ
フロップFF(30)の D入力に入力され、予め ROM(41)にフ
ァームウェアとして書込まれた該大小比較の比較結果を
表すフラグFの状態(H)を判断する命令プログラムが、実
行された時の出力信号(H)により、其のFF( 30)の入力ク
ロック(CLK)の入力が定められて、其のFF(30)の Q出力
から正(H)のフラグ(F0)として送出されるように構成す
る。
【０００６】
【作用】従来例と同様にＡＬＵ演算器10のアキュムレー
タC に生成された演算結果Cresと基準入力となる任意の
しきい値Thとを比較し大小の判断を行う場合、本発明で
は、最初から、しきい値Thを、比較器20の基準入力とし
てしきい値レジスタ1 にロードする。比較器20は、此の
しきい値レジスタ1 にロードされたしきい値ThとＡＬＵ
演算器10の出力のアキュムレータC に生成された演算結
果Cresとを入力し、両者の減算をして比較を行い、その
比較結果の(Cres ≧ Th)の時の出力(H) をデータラッチ
(30)のフリップフロップFF(30)の D入力に入力する事
と、ROM 41の中のファームウェアをデコーダ42でデコー
ドする事とが独立に行われる。そして、比較器20の比較
結果のCres≧Thの時の出力H が、データラッチ30のフリ
ップフロップFFを介し、正HのフラグF0として出力され
る。そして此の正H のフラグF0の実際の出力を、予め R
OM(41)に書き込まれたファームウェアで制御する。即
ち、予め ROM 41 に書き込まれたファームウェアの中の
前記比較器20の出力のフラグの状態H/L を判断する命令
プログラムを、デコーダ(42)でデコードし、フラグ状態
検出器(43)にて其のフラグ状態 Hを検出して実行した時
の出力信号(H)により、其のラッチのFF(30)の入力クロ
ック(CLK) の入力を定めて、該FF(30)の Q出力から正
(H)のフラグF0として送出する。此の後、ファームウェ
アは、正フラグF 0の状態H を基にして、前記比較器20に
おけるしきい値Thとの大小判断のプログラムの２つのア
ドレスの条件分岐を行う。この事により、本発明のフラ
グ制御回路は、そのハードウェアとしては比較器20に入
力するしきい値レジスタ1 の分だけ増大するが、ROM 41
に書き込まれるファームウェアの処理プログラムの数
は、図２の本発明の処理プログラムのフロー図に示す如
く、(202) のしきい値レジスタ1にしきい値THをロード
する１個の処理プログラムが、図４の従来の処理プログ
ラムの中の(101) のアキュムレータC の値Cresをレジス
タB に退避する処理プログラムと、(102)のアキュムレ
ータC の値Cresからしきい値Thを減算する処理プログラ
ムの２つの処理プログラムと等価の処理を行って、その
処理プログラムの数を１だけ減少させる。従って、其の
処理プログラムをファームウェアとして予め書き込む R
OM 41 の負担を軽減することが出来、処理を高速化する
ことが出来る。
タC に生成された演算結果Cresと基準入力となる任意の
しきい値Thとを比較し大小の判断を行う場合、本発明で
は、最初から、しきい値Thを、比較器20の基準入力とし
てしきい値レジスタ1 にロードする。比較器20は、此の
しきい値レジスタ1 にロードされたしきい値ThとＡＬＵ
演算器10の出力のアキュムレータC に生成された演算結
果Cresとを入力し、両者の減算をして比較を行い、その
比較結果の(Cres ≧ Th)の時の出力(H) をデータラッチ
(30)のフリップフロップFF(30)の D入力に入力する事
と、ROM 41の中のファームウェアをデコーダ42でデコー
ドする事とが独立に行われる。そして、比較器20の比較
結果のCres≧Thの時の出力H が、データラッチ30のフリ
ップフロップFFを介し、正HのフラグF0として出力され
る。そして此の正H のフラグF0の実際の出力を、予め R
OM(41)に書き込まれたファームウェアで制御する。即
ち、予め ROM 41 に書き込まれたファームウェアの中の
前記比較器20の出力のフラグの状態H/L を判断する命令
プログラムを、デコーダ(42)でデコードし、フラグ状態
検出器(43)にて其のフラグ状態 Hを検出して実行した時
の出力信号(H)により、其のラッチのFF(30)の入力クロ
ック(CLK) の入力を定めて、該FF(30)の Q出力から正
(H)のフラグF0として送出する。此の後、ファームウェ
アは、正フラグF 0の状態H を基にして、前記比較器20に
おけるしきい値Thとの大小判断のプログラムの２つのア
ドレスの条件分岐を行う。この事により、本発明のフラ
グ制御回路は、そのハードウェアとしては比較器20に入
力するしきい値レジスタ1 の分だけ増大するが、ROM 41
に書き込まれるファームウェアの処理プログラムの数
は、図２の本発明の処理プログラムのフロー図に示す如
く、(202) のしきい値レジスタ1にしきい値THをロード
する１個の処理プログラムが、図４の従来の処理プログ
ラムの中の(101) のアキュムレータC の値Cresをレジス
タB に退避する処理プログラムと、(102)のアキュムレ
ータC の値Cresからしきい値Thを減算する処理プログラ
ムの２つの処理プログラムと等価の処理を行って、その
処理プログラムの数を１だけ減少させる。従って、其の
処理プログラムをファームウェアとして予め書き込む R
OM 41 の負担を軽減することが出来、処理を高速化する
ことが出来る。
【０００７】
【実施例】図３は本発明の実施例のフラグ制御回路の構
成を示すブロック図である。図３の中、図１と同じ記号
番号の回路は同じ機能の回路を表す。図３の中の新設の
44は、入力クロックCLK に同期して Q出力からデータを
出力するラッチである DフリップフロップFF 30 の Q出
力のフラグF0のH/Lを制御する為の入力クロックCLKに対
する ANDゲートであって、その一方の入力はクロックCL
K であり、他方の入力はROM 41に予め書き込まれたファ
ームウェアの中のフラグ状態Hの判断命令を検出し実行
した時の出力であって、この２入力の論理積を取る。比
較器20のコンパレータは、ＡＬＵ演算器10の出力のアキ
ュムレータCの蓄積された演算結果Cresから、しきい値
レジスタ1 の出力のしきい値Thと比較する為に、しきい
値Thを減算する。そしてコンパレータ20の出力が(Cres
− Th ≧ 0)で、正の時のコンパレータ20の出力H を、
DフリップフロップFF 30 にラッチし、入力クロックCLK
に同期して出力させる為に、コンパレータ20の出力が
正(Cres − Th ≧ 0)の時の出力H を其の D入力に入力
し、CLK入力のクロックCLK に同期して Q出力から正Hの
フラグF0を出力する DフリップフロップFF 30の入力ク
ロックCLK をファームウェアによりオン/ オフする為に
ANDゲート44が設けられる。そしてANDゲート44は、ROM
41に予め書き込まれたファームウェアによる条件分岐
命令によりフラグF0の状態H/L を判断する時のみ、即
ち、予め ROM 41 に書き込まれたファームウェアである
コンパレータ20の出力のフラグ状態H/L を判断する命令
プログラムを、デコーダ42でデコードし、フラグ状態検
出器43にて其のフラグF0の状態 Hを検出して実行した時
の出力信号H を入力した時のみ、ANDゲート44の出力はH
となり、其の出力Hが、コンパレータ20の出力のラッチ
30の DフリップフロップFFへ、入力クロックCLK として
供給され DフリップフロップFFを動作させる。前記フラ
グ状態検出器43にて其のフラグF0の状態Hを検出しない
時は、その出力信号は Lとなるので、ANDゲート44の出
力はL となり、ANDゲート44の出力Lは、コンパレータ20
の出力のラッチ30の DフリップフロップFFへ入力クロッ
クCLK を供給せず、 DフリップフロップFFを非動作とす
る。従って、ラッチ30の DフリップフロップFFから以降
のフラグF0を保持するステータスレジスタ50と其のフラ
グF0の正負H/L を監視するフラグモニタFM等の回路も非
動作となって、フラグ制御回路の消費電力が削減され
る。なお、ＡＬＵ演算器10の出力のアキュムレータCの
蓄積された演算結果Cresを比較する比較器20の基準入力
であるしきい値THが、ＡＬＵ演算器10の各演算毎に変化
する場合は、該しきい値レジスタ1 が、可変のしきい値
を記憶する可変しきい値レジスタであれば良い。
成を示すブロック図である。図３の中、図１と同じ記号
番号の回路は同じ機能の回路を表す。図３の中の新設の
44は、入力クロックCLK に同期して Q出力からデータを
出力するラッチである DフリップフロップFF 30 の Q出
力のフラグF0のH/Lを制御する為の入力クロックCLKに対
する ANDゲートであって、その一方の入力はクロックCL
K であり、他方の入力はROM 41に予め書き込まれたファ
ームウェアの中のフラグ状態Hの判断命令を検出し実行
した時の出力であって、この２入力の論理積を取る。比
較器20のコンパレータは、ＡＬＵ演算器10の出力のアキ
ュムレータCの蓄積された演算結果Cresから、しきい値
レジスタ1 の出力のしきい値Thと比較する為に、しきい
値Thを減算する。そしてコンパレータ20の出力が(Cres
− Th ≧ 0)で、正の時のコンパレータ20の出力H を、
DフリップフロップFF 30 にラッチし、入力クロックCLK
に同期して出力させる為に、コンパレータ20の出力が
正(Cres − Th ≧ 0)の時の出力H を其の D入力に入力
し、CLK入力のクロックCLK に同期して Q出力から正Hの
フラグF0を出力する DフリップフロップFF 30の入力ク
ロックCLK をファームウェアによりオン/ オフする為に
ANDゲート44が設けられる。そしてANDゲート44は、ROM
41に予め書き込まれたファームウェアによる条件分岐
命令によりフラグF0の状態H/L を判断する時のみ、即
ち、予め ROM 41 に書き込まれたファームウェアである
コンパレータ20の出力のフラグ状態H/L を判断する命令
プログラムを、デコーダ42でデコードし、フラグ状態検
出器43にて其のフラグF0の状態 Hを検出して実行した時
の出力信号H を入力した時のみ、ANDゲート44の出力はH
となり、其の出力Hが、コンパレータ20の出力のラッチ
30の DフリップフロップFFへ、入力クロックCLK として
供給され DフリップフロップFFを動作させる。前記フラ
グ状態検出器43にて其のフラグF0の状態Hを検出しない
時は、その出力信号は Lとなるので、ANDゲート44の出
力はL となり、ANDゲート44の出力Lは、コンパレータ20
の出力のラッチ30の DフリップフロップFFへ入力クロッ
クCLK を供給せず、 DフリップフロップFFを非動作とす
る。従って、ラッチ30の DフリップフロップFFから以降
のフラグF0を保持するステータスレジスタ50と其のフラ
グF0の正負H/L を監視するフラグモニタFM等の回路も非
動作となって、フラグ制御回路の消費電力が削減され
る。なお、ＡＬＵ演算器10の出力のアキュムレータCの
蓄積された演算結果Cresを比較する比較器20の基準入力
であるしきい値THが、ＡＬＵ演算器10の各演算毎に変化
する場合は、該しきい値レジスタ1 が、可変のしきい値
を記憶する可変しきい値レジスタであれば良い。
【０００８】
【発明の効果】以上説明した如く、本発明によれば、Ａ
ＬＵ演算器の演算結果のアキュムレータの蓄積値と, 任
意のしきい値との大小を比較する際のファームウェアと
して、 アキュムレータの蓄積値のレジスタへの退避の分と
しきい値との大小比較のための減算の分とが不要となる
ので、ファームウェアが書き込まれる一定容量のROMの
負担を軽減する事及び処理の高速化が出来る効果が得ら
れる。
ＬＵ演算器の演算結果のアキュムレータの蓄積値と, 任
意のしきい値との大小を比較する際のファームウェアと
して、 アキュムレータの蓄積値のレジスタへの退避の分と
しきい値との大小比較のための減算の分とが不要となる
ので、ファームウェアが書き込まれる一定容量のROMの
負担を軽減する事及び処理の高速化が出来る効果が得ら
れる。
【図面の簡単な説明】
【図１】 本発明のフラグ制御回路の基本構成を示す原
理図
理図
【図２】 本発明のフラグ制御回路を動作させる処理プ
ログラムのフロー図
ログラムのフロー図
【図３】 本発明の実施例のフラグ制御回路の構成を示
すブロック図
すブロック図
【図４】 従来のフラグ制御回路の処理プログラムのフ
ロー図
ロー図
【図５】 従来のフラグ制御回路の構成を示すブロック
図
図
１はしきい値レジスタ、10はＡＬＵ演算器、20は比較
器、30はラッチで DフリップフロップFF、41は ROM、42
はデコーダ、43はフラグ状態検出器、44は ANDゲートで
ある。
器、30はラッチで DフリップフロップFF、41は ROM、42
はデコーダ、43はフラグ状態検出器、44は ANDゲートで
ある。
Claims (2)
- 【請求項１】 ディジタル信号を処理するプロセッサ(D
SP) の主要部である２個の入力データ(A,B)の算術およ
び論理演算を行うＡＬＵ演算器(10)の出力のアキュムレ
ータ(C)に蓄積された演算結果(Cres)と任意のしきい値
(Th)との大小を比較器(20)で比較し其の比較結果の信号
であるフラグの極性(H/L)を制御するフラグ制御回路に
おいて、該比較器(20)の基準入力となる任意のしきい値
(Th)を記憶するしきい値レジスタ(1)を具え、前記アキ
ュムレータ(C)に蓄積された演算結果(Cres)と該しきい
値レジスタ(1)に記憶されたしきい値(Th)との大小比較
をハードウェアである比較器(20)によって行い、その比
較結果の信号(H) がラッチ(30)に入力され、予めROM (4
1)に書込まれたファームウェアである該フラグの状態(H
/L) を判断する命令プログラムが、デコードされ、実行
された時の出力信号(H)により其のラッチ(30)の入力ク
ロック(CLK) が定められて、該ラッチ(30)から正(H) の
フラグ(F0)として送出されることを特徴としたフラグ制
御回路。 - 【請求項２】 前記比較器(20)の基準入力となるしきい
値(TH)が該ＡＬＵ演算器(10)の処理毎に変化する場合
は、該しきい値レジスタ(1) が可変のしきい値を記憶す
る可変しきい値レジスタ(1A)であることを特徴とする請
求項１記載のフラグ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030271A JPH0619701A (ja) | 1992-02-18 | 1992-02-18 | フラグ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030271A JPH0619701A (ja) | 1992-02-18 | 1992-02-18 | フラグ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619701A true JPH0619701A (ja) | 1994-01-28 |
Family
ID=12299041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030271A Withdrawn JPH0619701A (ja) | 1992-02-18 | 1992-02-18 | フラグ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10729436B2 (en) | 2005-08-31 | 2020-08-04 | Ethicon Llc | Robotically-controlled surgical stapling devices that produce formed staples having different lengths |
-
1992
- 1992-02-18 JP JP4030271A patent/JPH0619701A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10729436B2 (en) | 2005-08-31 | 2020-08-04 | Ethicon Llc | Robotically-controlled surgical stapling devices that produce formed staples having different lengths |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |