JPH06197277A - 画像処理装置 - Google Patents
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- JPH06197277A JPH06197277A JP4346902A JP34690292A JPH06197277A JP H06197277 A JPH06197277 A JP H06197277A JP 4346902 A JP4346902 A JP 4346902A JP 34690292 A JP34690292 A JP 34690292A JP H06197277 A JPH06197277 A JP H06197277A
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- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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Abstract
(57)【要約】
【目的】 メモリに画像データを入力する機構の回路構
成を簡素化した画像処理装置を提供する。 【構成】 メモリ４からの画像データ100 の出力動作を
行う画像出力回路６を利用して、メモリ４への画像デー
タ100 の入力動作を制御する。画像データ100をメモリ
４に入力する場合、セレクタ361 において入力端子のＢ
側が選択され、画像出力回路６のメモリ管理回路62から
のメモリ読み出し信号103 が遅延回路362 にて遅延され
て、メモリ４へのライトイネーブル信号104 となる。
成を簡素化した画像処理装置を提供する。 【構成】 メモリ４からの画像データ100 の出力動作を
行う画像出力回路６を利用して、メモリ４への画像デー
タ100 の入力動作を制御する。画像データ100をメモリ
４に入力する場合、セレクタ361 において入力端子のＢ
側が選択され、画像出力回路６のメモリ管理回路62から
のメモリ読み出し信号103 が遅延回路362 にて遅延され
て、メモリ４へのライトイネーブル信号104 となる。
Description
【０００１】
【産業上の利用分野】本発明は、視覚センサにて得られ
た画像データをメモリに記憶し、記憶した画像データを
モニタに出力する構成の画像処理装置に関し、特に、メ
モリへの画像データの入力を制御する回路の構成を簡素
化させた画像処理装置に関する。
た画像データをメモリに記憶し、記憶した画像データを
モニタに出力する構成の画像処理装置に関し、特に、メ
モリへの画像データの入力を制御する回路の構成を簡素
化させた画像処理装置に関する。
【０００２】
【従来の技術】図１は、従来の画像処理装置の構成を示
すブロック図である。図中１は、画像データを取得する
視覚センサであり、視覚センサ１は、取得したアナログ
の画像データをＡ／Ｄ変換器２へ出力する。Ａ／Ｄ変換
器２は、入力データをディジタルデータに変換して画像
入力回路３へ出力する。画像入力回路３は、ディジタル
化された画像データ100 をメモリ４に格納する。また、
画像出力回路６は、メモリ４に格納された画像データ10
0 を必要に応じて読み出して、Ｄ／Ａ変換器７へ出力す
る。Ｄ／Ａ変換器７は、入力データを元のアナログデー
タに変換してモニタＴＶ８へ出力する。そして、入力さ
れた画像データに応じた映像がモニタＴＶ８に表示され
る。また、メモリ４に格納された画像データ100 は、必
要に応じて、ＣＰＵ10に制御される画像処理回路９にて
画像処理が行われる。なお、画像入力回路３及び画像出
力回路６は、ＣＰＵ10に制御される信号制御回路５から
の画像入力信号及び画像出力信号に応じて、画像データ
100 の書き込み動作及び読み出し動作がそれぞれに制御
されている。
すブロック図である。図中１は、画像データを取得する
視覚センサであり、視覚センサ１は、取得したアナログ
の画像データをＡ／Ｄ変換器２へ出力する。Ａ／Ｄ変換
器２は、入力データをディジタルデータに変換して画像
入力回路３へ出力する。画像入力回路３は、ディジタル
化された画像データ100 をメモリ４に格納する。また、
画像出力回路６は、メモリ４に格納された画像データ10
0 を必要に応じて読み出して、Ｄ／Ａ変換器７へ出力す
る。Ｄ／Ａ変換器７は、入力データを元のアナログデー
タに変換してモニタＴＶ８へ出力する。そして、入力さ
れた画像データに応じた映像がモニタＴＶ８に表示され
る。また、メモリ４に格納された画像データ100 は、必
要に応じて、ＣＰＵ10に制御される画像処理回路９にて
画像処理が行われる。なお、画像入力回路３及び画像出
力回路６は、ＣＰＵ10に制御される信号制御回路５から
の画像入力信号及び画像出力信号に応じて、画像データ
100 の書き込み動作及び読み出し動作がそれぞれに制御
されている。
【０００３】通常、視覚センサ１からの出力は現行のテ
レビジョン放送の信号（以下ＮＴＳＣ信号という）が一
般的であり、このＮＴＳＣ信号をメモリ４に格納するた
めには、１画面中の１ラインのデータ数，ライン数など
の管理をしながらメモリ４にＮＴＳＣ信号を入力するた
めの画像入力回路３が必要である。また、このようなイ
ンターレース方式のＮＴＳＣ信号を取り扱う場合には、
メモリ４内での画像処理を容易に行えるようにメモリ４
内に１画面の画像データ100 を整列配置させなければな
らないので、その奇数フィールド，偶数フィールドの判
別も画像入力回路３にて行う必要がある。以上のような
理由により、画像入力回路３は複雑な内部回路構成をな
すことになる。
レビジョン放送の信号（以下ＮＴＳＣ信号という）が一
般的であり、このＮＴＳＣ信号をメモリ４に格納するた
めには、１画面中の１ラインのデータ数，ライン数など
の管理をしながらメモリ４にＮＴＳＣ信号を入力するた
めの画像入力回路３が必要である。また、このようなイ
ンターレース方式のＮＴＳＣ信号を取り扱う場合には、
メモリ４内での画像処理を容易に行えるようにメモリ４
内に１画面の画像データ100 を整列配置させなければな
らないので、その奇数フィールド，偶数フィールドの判
別も画像入力回路３にて行う必要がある。以上のような
理由により、画像入力回路３は複雑な内部回路構成をな
すことになる。
【０００４】図２は、図１においてこの画像入力回路３
及び前述の画像出力回路６の内部構成を示したブロック
図であり、図２において図１と同番号を付した部分は同
一部分を示す。画像入力回路３は、画面管理回路31と、
ラインカウンタ32と、１画面カウンタ33と、フィールド
判別・合成回路34とを備えている。画像出力回路６は、
画面制御ＬＳＩ61と、メモリ管理回路62と、パラレル／
シリアル変換回路63とを備えている。
及び前述の画像出力回路６の内部構成を示したブロック
図であり、図２において図１と同番号を付した部分は同
一部分を示す。画像入力回路３は、画面管理回路31と、
ラインカウンタ32と、１画面カウンタ33と、フィールド
判別・合成回路34とを備えている。画像出力回路６は、
画面制御ＬＳＩ61と、メモリ管理回路62と、パラレル／
シリアル変換回路63とを備えている。
【０００５】画像処理に用いるメモリ４としては、大容
量性かつ高速性が要求されるので、ＤＲＡＭが使われる
場合が一般的であり、更にＤＲＡＭの中でも画像処理に
便利であるデュアルポートメモリを用いることが多い。
図３は、図１においてメモリ４をデュアルポートメモリ
14に置き換えた場合の構成を示すブロック図である。図
３において、13, 15, 16は、デュアルポートメモリ14に
対応する画像入力回路, 信号制御回路, 画像出力回路で
あり、図１と同番号を付した部分は同一部分を示す。
量性かつ高速性が要求されるので、ＤＲＡＭが使われる
場合が一般的であり、更にＤＲＡＭの中でも画像処理に
便利であるデュアルポートメモリを用いることが多い。
図３は、図１においてメモリ４をデュアルポートメモリ
14に置き換えた場合の構成を示すブロック図である。図
３において、13, 15, 16は、デュアルポートメモリ14に
対応する画像入力回路, 信号制御回路, 画像出力回路で
あり、図１と同番号を付した部分は同一部分を示す。
【０００６】図３において、画像入力回路13は、デュア
ルポートメモリ14のＳＡＭ部14a に画像データ100 を入
力させた後に、その画像データ100 をこのデュアルポー
トメモリ14のＲＡＭ部14b に格納させることになる。従
って、図３の場合の画像入力回路13と図１の場合の画像
入力回路３とを比較すると、デュアルポートメモリ14の
ＳＡＭ部14a の制御動作が画像入力回路13に追加要求さ
れるので、画像入力回路13の内部構成が更に複雑とな
る。
ルポートメモリ14のＳＡＭ部14a に画像データ100 を入
力させた後に、その画像データ100 をこのデュアルポー
トメモリ14のＲＡＭ部14b に格納させることになる。従
って、図３の場合の画像入力回路13と図１の場合の画像
入力回路３とを比較すると、デュアルポートメモリ14の
ＳＡＭ部14a の制御動作が画像入力回路13に追加要求さ
れるので、画像入力回路13の内部構成が更に複雑とな
る。
【０００７】ところで、モニタＴＶ８への出力信号は前
述したようなＮＴＳＣ信号であるので、図１，図３にお
ける画像出力回路６，16は、画像入力回路３，13と信号
の流れが逆であるような内部回路構成をなし、画像入力
回路と同様に複雑な内部構成を有することになる。とこ
ろが、例えば、図２に示すように、画面制御ＬＳＩ61を
備えることにより、画像出力回路６を簡単な回路で実現
できることが知られており、デュアルポートメモリ14を
用いる図３の場合においても、同様に画像出力回路16の
内部構成の簡素化を図ることができる。
述したようなＮＴＳＣ信号であるので、図１，図３にお
ける画像出力回路６，16は、画像入力回路３，13と信号
の流れが逆であるような内部回路構成をなし、画像入力
回路と同様に複雑な内部構成を有することになる。とこ
ろが、例えば、図２に示すように、画面制御ＬＳＩ61を
備えることにより、画像出力回路６を簡単な回路で実現
できることが知られており、デュアルポートメモリ14を
用いる図３の場合においても、同様に画像出力回路16の
内部構成の簡素化を図ることができる。
【０００８】
【発明が解決しようとする課題】以上のように、メモリ
からの画像データの出力を制御する画像出力回路は比較
的簡単な回路構成にて実現できるが、メモリへの画像デ
ータの入力を制御する画像入力回路については、複雑な
回路構成を必要とするという問題点があり、画像データ
入力に用いる回路構成の簡素化が望まれている。
からの画像データの出力を制御する画像出力回路は比較
的簡単な回路構成にて実現できるが、メモリへの画像デ
ータの入力を制御する画像入力回路については、複雑な
回路構成を必要とするという問題点があり、画像データ
入力に用いる回路構成の簡素化が望まれている。
【０００９】本発明は斯かる事情に鑑みてなされたもの
であり、画像出力回路の構成要素である画面制御ＬＳＩ
の画像出力機能を画像入力動作に転用する構成とするこ
とにより、画像データ入力に使用する回路の構成を簡素
化できる画像処理装置を提供することを目的とする。
であり、画像出力回路の構成要素である画面制御ＬＳＩ
の画像出力機能を画像入力動作に転用する構成とするこ
とにより、画像データ入力に使用する回路の構成を簡素
化できる画像処理装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る画像処理装
置は、視覚センサからの画像データを記憶手段に入力
し、該記憶手段から画像データをモニタに出力する画像
処理装置において、前記記憶手段からの画像データの出
力動作を制御する画像データ出力手段を備え、前記視覚
センサからの画像データの入力動作の制御時に前記画像
データ出力手段を利用するように構成したことを特徴と
する。
置は、視覚センサからの画像データを記憶手段に入力
し、該記憶手段から画像データをモニタに出力する画像
処理装置において、前記記憶手段からの画像データの出
力動作を制御する画像データ出力手段を備え、前記視覚
センサからの画像データの入力動作の制御時に前記画像
データ出力手段を利用するように構成したことを特徴と
する。
【００１１】
【作用】本発明の画像処理装置では、画像データ出力手
段からの出力信号に基づいてメモリへの画像データ入力
を制御する。画像データ出力手段に本来備えられている
機能を用いて画像データ入力を行うようにするので、画
像データ出力手段の構成を複雑化することなく、全体の
回路構成を簡素化できる。
段からの出力信号に基づいてメモリへの画像データ入力
を制御する。画像データ出力手段に本来備えられている
機能を用いて画像データ入力を行うようにするので、画
像データ出力手段の構成を複雑化することなく、全体の
回路構成を簡素化できる。
【００１２】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１３】図４は本発明に係る画像処理装置の一実施
例の構成を示すブロック図である。図４において、従来
例で示した図１，図２と同番号を付した部分は同一部分
を示すのでそれらの説明は省略する。図４において、36
0 は画像データの入出力動作を決定するための入出力決
定回路、50はＣＰＵ10からの指令に応じて制御信号を入
出力決定回路360 及び画像出力回路６へ出力する信号制
御回路である。
例の構成を示すブロック図である。図４において、従来
例で示した図１，図２と同番号を付した部分は同一部分
を示すのでそれらの説明は省略する。図４において、36
0 は画像データの入出力動作を決定するための入出力決
定回路、50はＣＰＵ10からの指令に応じて制御信号を入
出力決定回路360 及び画像出力回路６へ出力する信号制
御回路である。
【００１４】入出力決定回路360 は、複数の入，出力端
子を備えたセレクタ361 と遅延回路362 とを有してい
る。セレクタ361 の一入力端子には信号制御回路50が接
続されており、信号制御回路50からの制御信号の種類
（後述する画面出力信号か画面入力信号か）に応じて、
セレクタ361 における他の４個の入力端子１Ａ，１Ｂ，
２Ａ，２Ｂの選択が制御される。入力端子１Ａは、メモ
リ書き込み信号102 を出力するメモリ管理回路62の出力
端子に接続されている。入力端子１Ｂは、メモリ読み出
し信号103 を出力するメモリ管理回路62の出力端子に遅
延回路362 を介して接続され、入力端子２Ａは、このメ
モリ管理回路62の出力端子に直接接続されている。入力
端子２Ｂは、抵抗363 を介して定電源（５Ｖ）と接続さ
れている。またセレクタ361 は、ライトイネーブル信号
104 及びリードイネーブル信号105 を出力するために、
メモリ４と接続されている。また、メモリ管理回路62か
らメモリ４へ、画像１ラインのデータ数，ライン数を管
理する信号（以下、画像管理信号という）106 が入力さ
れるようになっている。
子を備えたセレクタ361 と遅延回路362 とを有してい
る。セレクタ361 の一入力端子には信号制御回路50が接
続されており、信号制御回路50からの制御信号の種類
（後述する画面出力信号か画面入力信号か）に応じて、
セレクタ361 における他の４個の入力端子１Ａ，１Ｂ，
２Ａ，２Ｂの選択が制御される。入力端子１Ａは、メモ
リ書き込み信号102 を出力するメモリ管理回路62の出力
端子に接続されている。入力端子１Ｂは、メモリ読み出
し信号103 を出力するメモリ管理回路62の出力端子に遅
延回路362 を介して接続され、入力端子２Ａは、このメ
モリ管理回路62の出力端子に直接接続されている。入力
端子２Ｂは、抵抗363 を介して定電源（５Ｖ）と接続さ
れている。またセレクタ361 は、ライトイネーブル信号
104 及びリードイネーブル信号105 を出力するために、
メモリ４と接続されている。また、メモリ管理回路62か
らメモリ４へ、画像１ラインのデータ数，ライン数を管
理する信号（以下、画像管理信号という）106 が入力さ
れるようになっている。
【００１５】次に、動作について、画像データ100 をメ
モリ４から出力する場合と、画像データ100 をメモリ４
へ入力する場合とに分けて説明する。
モリ４から出力する場合と、画像データ100 をメモリ４
へ入力する場合とに分けて説明する。
【００１６】画像データ100 を出力する場合には、ま
ず、ＣＰＵ10からの指令を受けた信号制御回路50が、入
出力決定回路360 のセレクタ361 と画像出力回路６の画
面制御ＬＳＩ61とに画面出力信号を出力する。このと
き、セレクタ361 はＡ側に選択される。画面制御ＬＳＩ
61は、この画面出力信号を入力すると、画面出力に必要
な画像データ100 を要求するための要求信号をメモリ管
理回路62に出力する。メモリ管理回路62は、この要求信
号に応じて、セレクタ361 へメモリ読み出し信号103 を
出力する。ここで、信号制御回路50からの画面出力信号
によりセレクタ361はＡ側に選択されているので、入力
されたメモリ読み出し信号103 はそのままメモリ４への
リードイネーブル信号105 となって出力される。そし
て、指示された画像データ100 がメモリ４から画像出力
回路６のパラレル／シリアル変換回路63へ読み出され
る。
ず、ＣＰＵ10からの指令を受けた信号制御回路50が、入
出力決定回路360 のセレクタ361 と画像出力回路６の画
面制御ＬＳＩ61とに画面出力信号を出力する。このと
き、セレクタ361 はＡ側に選択される。画面制御ＬＳＩ
61は、この画面出力信号を入力すると、画面出力に必要
な画像データ100 を要求するための要求信号をメモリ管
理回路62に出力する。メモリ管理回路62は、この要求信
号に応じて、セレクタ361 へメモリ読み出し信号103 を
出力する。ここで、信号制御回路50からの画面出力信号
によりセレクタ361はＡ側に選択されているので、入力
されたメモリ読み出し信号103 はそのままメモリ４への
リードイネーブル信号105 となって出力される。そし
て、指示された画像データ100 がメモリ４から画像出力
回路６のパラレル／シリアル変換回路63へ読み出され
る。
【００１７】また、画面制御ＬＳＩ61は、前記画面出力
信号を入力すると、データ変換を要求するための要求信
号をパラレル／シリアル変換回路63へ出力する。パラレ
ル／シリアル変換回路63は、この要求信号に応じて、入
力される画像データ100 をインターレース方式のデータ
に変換して、Ｄ／Ａ変換器７へ出力する。Ｄ／Ａ変換器
７は、このインターレース方式のデータを元のＮＴＳＣ
信号にアナログ変換してモニタＴＶ８へ出力する。そし
て、このＮＴＳＣ信号に基づく映像がモニタＴＶ８に表
示される。
信号を入力すると、データ変換を要求するための要求信
号をパラレル／シリアル変換回路63へ出力する。パラレ
ル／シリアル変換回路63は、この要求信号に応じて、入
力される画像データ100 をインターレース方式のデータ
に変換して、Ｄ／Ａ変換器７へ出力する。Ｄ／Ａ変換器
７は、このインターレース方式のデータを元のＮＴＳＣ
信号にアナログ変換してモニタＴＶ８へ出力する。そし
て、このＮＴＳＣ信号に基づく映像がモニタＴＶ８に表
示される。
【００１８】図４に示す構成から理解できるように、セ
レクタ361 がＡ側に選択されている場合には、メモリ４
にとっては通常のデータの読み書き動作を行うこととな
る。従って、画面制御ＬＳＩ61を用いてメモリ４内の画
像データを変更する場合においても、メモリ書き込み信
号102 はそのままメモリ４へのライトイネーブル信号10
4 となる。
レクタ361 がＡ側に選択されている場合には、メモリ４
にとっては通常のデータの読み書き動作を行うこととな
る。従って、画面制御ＬＳＩ61を用いてメモリ４内の画
像データを変更する場合においても、メモリ書き込み信
号102 はそのままメモリ４へのライトイネーブル信号10
4 となる。
【００１９】次に、画像データ100 をメモリ４に入力す
る場合の動作について説明する。画像データ100 を入力
する場合には、まず、ＣＰＵ10からの指令を受けた信号
制御回路50が、入出力決定回路360 のセレクタ361 に画
面入力信号を出力し、画像出力回路６の画面制御ＬＳＩ
61に画面出力信号を出力する。このとき、セレクタ361
はＢ側に選択される。画面制御ＬＳＩ61は、この画面出
力信号を入力すると、画像データ出力時と同様の各要求
信号をメモリ管理回路62とパラレル／シリアル変換回路
63とに出力する。ここで、信号制御回路50からの画面入
力信号によりセレクタ361 はＢ側に選択されているの
で、メモリ読み出し信号103 は遅延回路362 を介してタ
イミング調整されて、ライトイネーブル信号104 がメモ
リ４へ出力され、メモリ４は画像データの書き込み状態
となる。
る場合の動作について説明する。画像データ100 を入力
する場合には、まず、ＣＰＵ10からの指令を受けた信号
制御回路50が、入出力決定回路360 のセレクタ361 に画
面入力信号を出力し、画像出力回路６の画面制御ＬＳＩ
61に画面出力信号を出力する。このとき、セレクタ361
はＢ側に選択される。画面制御ＬＳＩ61は、この画面出
力信号を入力すると、画像データ出力時と同様の各要求
信号をメモリ管理回路62とパラレル／シリアル変換回路
63とに出力する。ここで、信号制御回路50からの画面入
力信号によりセレクタ361 はＢ側に選択されているの
で、メモリ読み出し信号103 は遅延回路362 を介してタ
イミング調整されて、ライトイネーブル信号104 がメモ
リ４へ出力され、メモリ４は画像データの書き込み状態
となる。
【００２０】このとき、画像出力回路６は画像出力の状
態にあり、メモリ管理回路62は、メモリ４へ画像管理信
号106 を出力する。そして、この画像管理信号106 とラ
イトイネーブル信号104 とにより、視覚センサ１からＡ
／Ｄ変換器２を介した画像データ100 がメモリ４に格納
される。
態にあり、メモリ管理回路62は、メモリ４へ画像管理信
号106 を出力する。そして、この画像管理信号106 とラ
イトイネーブル信号104 とにより、視覚センサ１からＡ
／Ｄ変換器２を介した画像データ100 がメモリ４に格納
される。
【００２１】図５は、本発明の他の実施例の構成を示す
ブロック図であり、この実施例では、画面制御ＬＳＩ61
として、複数個のメモリチップを同時にアクセスできる
パック型と呼ばれるＬＳＩを用いている。図５におい
て、図４と同番号を付した部分は同一部分を示すのでそ
の説明は省略する。また図５において、300 はＡ／Ｄ変
換器２からの画像データ100 を画面制御ＬＳＩ61が一度
に処理できる量だけ蓄積するシフトレジスタであり、51
は前述の実施例における信号制御回路50の動作に加えて
シフトレジスタ300 の制御動作も行う信号制御回路であ
る。
ブロック図であり、この実施例では、画面制御ＬＳＩ61
として、複数個のメモリチップを同時にアクセスできる
パック型と呼ばれるＬＳＩを用いている。図５におい
て、図４と同番号を付した部分は同一部分を示すのでそ
の説明は省略する。また図５において、300 はＡ／Ｄ変
換器２からの画像データ100 を画面制御ＬＳＩ61が一度
に処理できる量だけ蓄積するシフトレジスタであり、51
は前述の実施例における信号制御回路50の動作に加えて
シフトレジスタ300 の制御動作も行う信号制御回路であ
る。
【００２２】次に、動作について説明する。画像データ
出力時の動作は前述の実施例と同様であるので説明を省
略する。画像データ入力時には、ＣＰＵ10からの指令を
受けた信号制御回路51が、前述の実施例と同様に、セレ
クタ361 に画面入力信号を出力し、画面制御ＬＳＩ61に
画面出力信号を出力すると共に、シフトレジスタ300に
制御信号を出力する。シフトレジスタ300 は、この制御
信号を入力すると、視覚センサ１からＡ／Ｄ変換器２を
介した画像データ100 を画面制御ＬＳＩ61が一度に扱う
量だけ蓄積し、蓄積されたこの画像データ101 が、画像
管理信号106 とライトイネーブル信号104 とに応じて、
メモリ４に順次格納される。
出力時の動作は前述の実施例と同様であるので説明を省
略する。画像データ入力時には、ＣＰＵ10からの指令を
受けた信号制御回路51が、前述の実施例と同様に、セレ
クタ361 に画面入力信号を出力し、画面制御ＬＳＩ61に
画面出力信号を出力すると共に、シフトレジスタ300に
制御信号を出力する。シフトレジスタ300 は、この制御
信号を入力すると、視覚センサ１からＡ／Ｄ変換器２を
介した画像データ100 を画面制御ＬＳＩ61が一度に扱う
量だけ蓄積し、蓄積されたこの画像データ101 が、画像
管理信号106 とライトイネーブル信号104 とに応じて、
メモリ４に順次格納される。
【００２３】なお、上述した実施例においては、画像出
力回路６の構成要素として画面制御ＬＳＩ61を使用する
場合について説明したが、画面制御ＬＳＩ61と同様の機
能を果たす画面制御回路を用いることとしてもよい。
力回路６の構成要素として画面制御ＬＳＩ61を使用する
場合について説明したが、画面制御ＬＳＩ61と同様の機
能を果たす画面制御回路を用いることとしてもよい。
【００２４】
【発明の効果】以上詳述したように、本発明の画像処理
装置では、画像出力回路の機能を用いて画像データの入
力を制御するように構成したので、複雑な回路構成をな
す従来のような画像入力回路が不要となり、全体の回路
構成を簡素化できる。また、画像データを格納するメモ
リにおいても、高価なデュアルポートメモリを用いるこ
となく、通常のＤＲＡＭを使用できるので、低価格の画
像処理装置を提供できる。
装置では、画像出力回路の機能を用いて画像データの入
力を制御するように構成したので、複雑な回路構成をな
す従来のような画像入力回路が不要となり、全体の回路
構成を簡素化できる。また、画像データを格納するメモ
リにおいても、高価なデュアルポートメモリを用いるこ
となく、通常のＤＲＡＭを使用できるので、低価格の画
像処理装置を提供できる。
【図１】従来の画像処理装置の構成を示すブロック図で
ある。
ある。
【図２】図１における画像入力回路，画像出力回路の内
部構成を示すブロック図である。
部構成を示すブロック図である。
【図３】従来の他の画像処理装置の構成を示すブロック
図である。
図である。
【図４】本発明に係る画像処理装置の構成を示すブロッ
ク図である。
ク図である。
【図５】本発明に係る他の画像処理装置の構成を示すブ
ロック図である。
ロック図である。
１ 視覚センサ ２ Ａ／Ｄ変換器 ４ メモリ ６ 画像出力回路 ７ Ｄ／Ａ変換器 ８ モニタＴＶ ９ 画像処理回路 10 ＣＰＵ 50, 51 信号制御回路 61 画面制御ＬＳＩ 62 メモリ管理回路 63 パラレル／シリアル変換回路 300 シフトレジスタ 360 入出力決定回路 361 セレクタ 362 遅延回路
Claims (1)
- 【請求項１】 視覚センサからの画像データを記憶手段
に入力し、該記憶手段から画像データをモニタに出力す
る画像処理装置において、前記記憶手段からの画像デー
タの出力動作を制御する画像データ出力手段を備え、前
記視覚センサからの画像データの入力動作の制御時に前
記画像データ出力手段を利用するように構成したことを
特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346902A JP2743051B2 (ja) | 1992-12-25 | 1992-12-25 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346902A JP2743051B2 (ja) | 1992-12-25 | 1992-12-25 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06197277A true JPH06197277A (ja) | 1994-07-15 |
| JP2743051B2 JP2743051B2 (ja) | 1998-04-22 |
Family
ID=18386598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346902A Expired - Lifetime JP2743051B2 (ja) | 1992-12-25 | 1992-12-25 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743051B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886581A (en) * | 1986-07-03 | 1989-12-12 | Daikin Industries Ltd. | Removal of hydrogen fluoride from 2,2,3,3-tetra-fluorooxetane |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161070A (ja) * | 1985-01-08 | 1986-07-21 | Fuji Xerox Co Ltd | 画像データ処理装置 |
-
1992
- 1992-12-25 JP JP4346902A patent/JP2743051B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161070A (ja) * | 1985-01-08 | 1986-07-21 | Fuji Xerox Co Ltd | 画像データ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4886581A (en) * | 1986-07-03 | 1989-12-12 | Daikin Industries Ltd. | Removal of hydrogen fluoride from 2,2,3,3-tetra-fluorooxetane |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743051B2 (ja) | 1998-04-22 |
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