JPH08329232A - 画像データ記憶装置 - Google Patents
画像データ記憶装置Info
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- JPH08329232A JPH08329232A JP7135294A JP13529495A JPH08329232A JP H08329232 A JPH08329232 A JP H08329232A JP 7135294 A JP7135294 A JP 7135294A JP 13529495 A JP13529495 A JP 13529495A JP H08329232 A JPH08329232 A JP H08329232A
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Links
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- 230000004044 response Effects 0.000 claims description 2
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- 101150046378 RAM1 gene Proteins 0.000 description 6
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 6
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- 238000010586 diagram Methods 0.000 description 2
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- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
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Landscapes
- Static Random-Access Memory (AREA)
- Image Input (AREA)
Abstract
(57)【要約】
【目的】 デュアルポートメモリを採用したものと略同
等の機能を有し、しかも低コストで製作が可能な画像デ
ータ記憶装置を提供する。 【構成】 ２個の単一ポートＲＡＭ（１，２）を、画像
データ入力ポート（Ｐ１）と画像データ出力ポート（Ｐ
２）へと、互いに競合関係が生じないようにして交互に
接続することにより、デュアルポートＲＡＭと同等の機
能を実現する。
等の機能を有し、しかも低コストで製作が可能な画像デ
ータ記憶装置を提供する。 【構成】 ２個の単一ポートＲＡＭ（１，２）を、画像
データ入力ポート（Ｐ１）と画像データ出力ポート（Ｐ
２）へと、互いに競合関係が生じないようにして交互に
接続することにより、デュアルポートＲＡＭと同等の機
能を実現する。
Description
【０００１】
【産業上の利用分野】この発明は、ビデオ信号に基づい
て生成された画像データを適宜に画像処理して様々な動
画表示を行うのに好適な画像データ記憶装置に関する。
て生成された画像データを適宜に画像処理して様々な動
画表示を行うのに好適な画像データ記憶装置に関する。
【０００２】
【従来の技術】最近のパーソナルコンピュータ或いはワ
ードプロセッサ等のデジタル機器においては、ＴＶ受信
された或いはビデオカメラにて撮影されたビデオ信号に
基づいて該当する動画を画面上に表示できるものが知ら
れている。そして、このような用途のためには、一般に
ビデオキャプチャーボード等と称される外部サポート装
置が使用されている。ビデオキャプチャーボードを用い
て動画表示を行えば、適当な画像処理ソフトを併用する
ことにより、元の動画に対して拡大、縮小、モザイク化
等の種々の処理を容易に施すことができる。
ードプロセッサ等のデジタル機器においては、ＴＶ受信
された或いはビデオカメラにて撮影されたビデオ信号に
基づいて該当する動画を画面上に表示できるものが知ら
れている。そして、このような用途のためには、一般に
ビデオキャプチャーボード等と称される外部サポート装
置が使用されている。ビデオキャプチャーボードを用い
て動画表示を行えば、適当な画像処理ソフトを併用する
ことにより、元の動画に対して拡大、縮小、モザイク化
等の種々の処理を容易に施すことができる。
【０００３】ところで、このようなビデオキャプチャー
ボードには、ビデオ信号取込装置（高速ＡＤ変換器等で
構成される）と画像処理装置（パーソナルコンピュー
タ、ワードプロセッサ等で構成される）との間にあっ
て、前記ビデオ信号取込装置で取り込まれたビデオ信号
に対応するデジタル画像データを一時的に記憶し、これ
を必要に応じて前記画像処理装置側へと読み出させる画
像データ記憶装置が内蔵されている。従来、この画像記
憶装置としては、ビデオ信号取込装置からの書き込み動
作と、画像処理装置からの読み出し動作とを非同期に行
える利点から、一般には、所謂デュアルポートメモリが
採用されている。
ボードには、ビデオ信号取込装置（高速ＡＤ変換器等で
構成される）と画像処理装置（パーソナルコンピュー
タ、ワードプロセッサ等で構成される）との間にあっ
て、前記ビデオ信号取込装置で取り込まれたビデオ信号
に対応するデジタル画像データを一時的に記憶し、これ
を必要に応じて前記画像処理装置側へと読み出させる画
像データ記憶装置が内蔵されている。従来、この画像記
憶装置としては、ビデオ信号取込装置からの書き込み動
作と、画像処理装置からの読み出し動作とを非同期に行
える利点から、一般には、所謂デュアルポートメモリが
採用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなデュアルポートメモリを採用した従来の画像データ
記憶装置にあっては、読み出し動作と書き込み動作とを
非同期に行える利点を有する反面、単一のポートのＤＲ
ＡＭ等に比べて高速素子を必要とすることから高価であ
ると言う問題点があった。
うなデュアルポートメモリを採用した従来の画像データ
記憶装置にあっては、読み出し動作と書き込み動作とを
非同期に行える利点を有する反面、単一のポートのＤＲ
ＡＭ等に比べて高速素子を必要とすることから高価であ
ると言う問題点があった。
【０００５】この発明は、上述の問題点に鑑みてなされ
たものであり、その目的とするところは、デュアルポー
トメモリを採用したものと略同等の機能を有し、しかも
低コストで製作が可能な画像データ記憶装置を提供する
ことにある。
たものであり、その目的とするところは、デュアルポー
トメモリを採用したものと略同等の機能を有し、しかも
低コストで製作が可能な画像データ記憶装置を提供する
ことにある。
【０００６】
【課題を解決するための手段】この発明は、ビデオ信号
取込装置と画像処理装置との間にあって、前記ビデオ信
号取込装置で取り込まれたビデオ信号に対応するデジタ
ル画像データを一時的に記憶し、これを必要に応じて前
記画像処理装置側へと読み出させる画像データ記憶装置
であって、前記ビデオ信号取込装置へと接続されるべき
画像データ入力ポートと、前記画像処理装置へと接続さ
れるべき画像データ出力ポートと、前記画像データ入力
ポートと前記画像データ出力ポートとの間に並列配置さ
れかつそれぞれ少なくともビデオ信号１フィールド分の
記憶容量を有する２個の単一ポートＲＡＭと、前記画像
データ入力ポートを前記２個の単一ポートＲＡＭのポー
トのそれぞれへと択一的に接続可能な入力側切替回路
と、前記画像データ出力ポートを前記２個の単一ポート
ＲＡＭのポートのそれぞれへと択一的に接続可能な出力
側切替回路と、前記２個の単一ポートＲＡＭのそれぞれ
において前記画像データ入力ポートからのデータ書き込
み動作と画像データ出力ポートへのデータ読み出し動作
とが競合なく交互に行われるように前記入力側切替回路
と前記出力側切替回路とを制御する協調回路と、を具備
することを特徴とするものである。
取込装置と画像処理装置との間にあって、前記ビデオ信
号取込装置で取り込まれたビデオ信号に対応するデジタ
ル画像データを一時的に記憶し、これを必要に応じて前
記画像処理装置側へと読み出させる画像データ記憶装置
であって、前記ビデオ信号取込装置へと接続されるべき
画像データ入力ポートと、前記画像処理装置へと接続さ
れるべき画像データ出力ポートと、前記画像データ入力
ポートと前記画像データ出力ポートとの間に並列配置さ
れかつそれぞれ少なくともビデオ信号１フィールド分の
記憶容量を有する２個の単一ポートＲＡＭと、前記画像
データ入力ポートを前記２個の単一ポートＲＡＭのポー
トのそれぞれへと択一的に接続可能な入力側切替回路
と、前記画像データ出力ポートを前記２個の単一ポート
ＲＡＭのポートのそれぞれへと択一的に接続可能な出力
側切替回路と、前記２個の単一ポートＲＡＭのそれぞれ
において前記画像データ入力ポートからのデータ書き込
み動作と画像データ出力ポートへのデータ読み出し動作
とが競合なく交互に行われるように前記入力側切替回路
と前記出力側切替回路とを制御する協調回路と、を具備
することを特徴とするものである。
【０００７】本発明によれば、内部的には、前記２個の
単一ポートＲＡＭのそれぞれにおいて前記画像データ入
力ポートからのデータ書き込み動作と画像データ出力ポ
ートへのデータ読み出し動作とが競合なく交互に行われ
るものの、外部からの見掛上は、画像データ入力ポート
への書き込み動作と画像データ出力ポートからの読み出
し動作を内部回路を意識せずに行うことができ、加え
て、２個の単一ポートＲＡＭとしてはＤＲＡＭ等の安価
な素子を採用できるため、デュアルポートメモリを採用
したものと略同等の機能を有するものの、低コストで製
作が可能な画像データ記憶装置を実現することができ
る。
単一ポートＲＡＭのそれぞれにおいて前記画像データ入
力ポートからのデータ書き込み動作と画像データ出力ポ
ートへのデータ読み出し動作とが競合なく交互に行われ
るものの、外部からの見掛上は、画像データ入力ポート
への書き込み動作と画像データ出力ポートからの読み出
し動作を内部回路を意識せずに行うことができ、加え
て、２個の単一ポートＲＡＭとしてはＤＲＡＭ等の安価
な素子を採用できるため、デュアルポートメモリを採用
したものと略同等の機能を有するものの、低コストで製
作が可能な画像データ記憶装置を実現することができ
る。
【０００８】尚、２個の単一ポートＲＡＭの交互切替制
御については、内蔵される自励発振器からのタイミング
信号に応答させる場合と、外部からのタイミング信号に
応答させる場合とが考えられる。外部からのタイミング
信号としては、ビデオ信号取込装置から供給されるフレ
ーム同期信号又はフィールド同期信号を利用することが
好ましい。また、その際に、２個の単一ポートＲＡＭの
状態信号（書き込み状態／読み出し状態）を画像データ
処理装置側へと送出すれば、外部からの読み出し制御が
容易となる。
御については、内蔵される自励発振器からのタイミング
信号に応答させる場合と、外部からのタイミング信号に
応答させる場合とが考えられる。外部からのタイミング
信号としては、ビデオ信号取込装置から供給されるフレ
ーム同期信号又はフィールド同期信号を利用することが
好ましい。また、その際に、２個の単一ポートＲＡＭの
状態信号（書き込み状態／読み出し状態）を画像データ
処理装置側へと送出すれば、外部からの読み出し制御が
容易となる。
【０００９】
【実施例】以下に、本発明の好適な一実施例を添付図面
を参照して詳細に説明する。本発明に係る画像記憶装置
の一実施例のハードウェア構成図を図１に示す。この画
像データ記憶装置は、図示しないビデオ信号取込装置
（高速ＡＤ変換器等で構成される）と図示しない画像処
理装置（パーソナルコンピュータ、ワードプロセッサ等
で構成される）との間にあって、前記ビデオ信号取込装
置で取り込まれたビデオ信号に対応するデジタル画像デ
ータを一時的に記憶し、これを必要に応じて前記画像処
理装置側へと読み出させるものである。
を参照して詳細に説明する。本発明に係る画像記憶装置
の一実施例のハードウェア構成図を図１に示す。この画
像データ記憶装置は、図示しないビデオ信号取込装置
（高速ＡＤ変換器等で構成される）と図示しない画像処
理装置（パーソナルコンピュータ、ワードプロセッサ等
で構成される）との間にあって、前記ビデオ信号取込装
置で取り込まれたビデオ信号に対応するデジタル画像デ
ータを一時的に記憶し、これを必要に応じて前記画像処
理装置側へと読み出させるものである。
【００１０】同図に示されるように、この画像データ記
憶装置は、図示しないビデオ信号取込装置へと接続され
るべき画像データ入力ポートＰ１と、図示しない画像処
理装置へと接続されるべき画像データ出力ポートＰ２
と、画像データ入力ポートＰ１と画像データ出力ポート
Ｐ２との間に並列配置されかつそれぞれ少なくともビデ
オ信号１フィールド分の記憶容量を有する２個の単一ポ
ートＲＡＭ１，２と、画像データ入力ポートＰ１を前記
２個の単一ポートＲＡＭ１，２のポートＰ３，Ｐ４のそ
れぞれへと択一的に接続可能な入力側切替回路３と、画
像データ出力ポートＰ２を前記２個の単一ポートＲＡＭ
１，２のポートＰ３，Ｐ４のそれぞれへと択一的に接続
可能な出力側切替回路４と、前記２個の単一ポートＲＡ
Ｍ１，２のそれぞれにおいて前記画像データ入力ポート
Ｐ１からのデータ書き込み動作と画像データ出力ポート
Ｐ２へのデータ読み出し動作とが競合なく交互に行われ
るように前記入力側切替回路３と前記出力側切替回路４
とを制御する協調回路５と、から構成されている。
憶装置は、図示しないビデオ信号取込装置へと接続され
るべき画像データ入力ポートＰ１と、図示しない画像処
理装置へと接続されるべき画像データ出力ポートＰ２
と、画像データ入力ポートＰ１と画像データ出力ポート
Ｐ２との間に並列配置されかつそれぞれ少なくともビデ
オ信号１フィールド分の記憶容量を有する２個の単一ポ
ートＲＡＭ１，２と、画像データ入力ポートＰ１を前記
２個の単一ポートＲＡＭ１，２のポートＰ３，Ｐ４のそ
れぞれへと択一的に接続可能な入力側切替回路３と、画
像データ出力ポートＰ２を前記２個の単一ポートＲＡＭ
１，２のポートＰ３，Ｐ４のそれぞれへと択一的に接続
可能な出力側切替回路４と、前記２個の単一ポートＲＡ
Ｍ１，２のそれぞれにおいて前記画像データ入力ポート
Ｐ１からのデータ書き込み動作と画像データ出力ポート
Ｐ２へのデータ読み出し動作とが競合なく交互に行われ
るように前記入力側切替回路３と前記出力側切替回路４
とを制御する協調回路５と、から構成されている。
【００１１】画像データ入力ポートＰ１には、図２
（ｄ）に示されるように、取り込まれるべきビデオ信号
を構成する各フレーム毎の画像データＦ１，Ｆ２，Ｆ
３，Ｆ４…が連続的に供給されている。また、画像デー
タ出力ポートＰ２からは、図２（ｉ）に示されるよう
に、上述の画像データＦ１，Ｆ２，Ｆ３，Ｆ４…が１フ
レーム遅れにて順次に読みだし可能になされている。
（ｄ）に示されるように、取り込まれるべきビデオ信号
を構成する各フレーム毎の画像データＦ１，Ｆ２，Ｆ
３，Ｆ４…が連続的に供給されている。また、画像デー
タ出力ポートＰ２からは、図２（ｉ）に示されるよう
に、上述の画像データＦ１，Ｆ２，Ｆ３，Ｆ４…が１フ
レーム遅れにて順次に読みだし可能になされている。
【００１２】入力側切替回路３は２個の出力端子Ａ，Ｂ
を有しており、これらの出力端子Ａ，Ｂはバスｂｕｓ
１，バスｂｕｓ３をそれぞれ経由して、２個の単一ポー
トＲＡＭ１，２のポートＰ３，Ｐ４のそれぞれへと接続
されている。同様にして、出力側切替回路４は２個の入
力端子Ａ，Ｂを有しており、これらの入力端子Ａ，Ｂは
バスｂｕｓ２，バスｂｕｓ４をそれぞれ経由して、２個
の単一ポートＲＡＭ１，２のポートＰ３，Ｐ４のそれぞ
れへと接続されている。
を有しており、これらの出力端子Ａ，Ｂはバスｂｕｓ
１，バスｂｕｓ３をそれぞれ経由して、２個の単一ポー
トＲＡＭ１，２のポートＰ３，Ｐ４のそれぞれへと接続
されている。同様にして、出力側切替回路４は２個の入
力端子Ａ，Ｂを有しており、これらの入力端子Ａ，Ｂは
バスｂｕｓ２，バスｂｕｓ４をそれぞれ経由して、２個
の単一ポートＲＡＭ１，２のポートＰ３，Ｐ４のそれぞ
れへと接続されている。
【００１３】２個の単一ポートＲＡＭ１，２としては、
原理的にはＤＲＡＭ，ＳＲＡＭのいずれもが採用可能で
あるが、本発明の目的であるコスト低減の要請からはＤ
ＲＡＭを使用することが好ましい。これらの単一ポート
ＲＡＭ１，２は同一の記憶容量としてビデオ信号１フレ
ーム分の記憶容量を有しており、書き込み制御信号１，
２と読み出し制御信号１，２を用いて、互いに独立にア
クセス可能になされている。また、これらの単一ポート
ＲＡＭ１，２の各ポートＰ３，Ｐ４は、入力側及び出力
側切替回路３，４の作用により、画像データ入力ポート
Ｐ１又は画像データ出力ポートＰ２のいずれかへと択一
的に接続されるようになっている。
原理的にはＤＲＡＭ，ＳＲＡＭのいずれもが採用可能で
あるが、本発明の目的であるコスト低減の要請からはＤ
ＲＡＭを使用することが好ましい。これらの単一ポート
ＲＡＭ１，２は同一の記憶容量としてビデオ信号１フレ
ーム分の記憶容量を有しており、書き込み制御信号１，
２と読み出し制御信号１，２を用いて、互いに独立にア
クセス可能になされている。また、これらの単一ポート
ＲＡＭ１，２の各ポートＰ３，Ｐ４は、入力側及び出力
側切替回路３，４の作用により、画像データ入力ポート
Ｐ１又は画像データ出力ポートＰ２のいずれかへと択一
的に接続されるようになっている。
【００１４】入力側切替回路３と出力側切替回路４と
は、協調回路５の管理の下に交互に切替動作を行うよう
になされており、特にこの例では、図２（ａ）〜図２
（ｃ）に示されるように、ビデオ信号取込装置側より送
られてくるフレーム同期信号ｓ１に応答して切替タイミ
ングを制御されている。
は、協調回路５の管理の下に交互に切替動作を行うよう
になされており、特にこの例では、図２（ａ）〜図２
（ｃ）に示されるように、ビデオ信号取込装置側より送
られてくるフレーム同期信号ｓ１に応答して切替タイミ
ングを制御されている。
【００１５】次に、以上の構成よりなる画像データ記憶
装置の動作を図２のタイミングチャートを参照して系統
的に説明する。今仮に、画像データ入力ポートＰ１に
は、フレーム同期信号（図２ａ参照）に同期して、相連
続するビデオフレームに対応する画像データＦ１，Ｆ
２，Ｆ３，Ｆ４…（図２ｄ参照）が到来しており、また
入力側切替回路３と出力側切替回路４とはフレーム同期
信号に同期して交互に切替動作を繰り返しているものと
想定する（図２ｂ，ｃ参照）。
装置の動作を図２のタイミングチャートを参照して系統
的に説明する。今仮に、画像データ入力ポートＰ１に
は、フレーム同期信号（図２ａ参照）に同期して、相連
続するビデオフレームに対応する画像データＦ１，Ｆ
２，Ｆ３，Ｆ４…（図２ｄ参照）が到来しており、また
入力側切替回路３と出力側切替回路４とはフレーム同期
信号に同期して交互に切替動作を繰り返しているものと
想定する（図２ｂ，ｃ参照）。
【００１６】このとき、入力側切替回路３が端子Ａ側
に、又出力側切替回路４がＢ側に切替設定された状態で
は（図２ｂ，ｃ参照）、画像データ入力ポートＰ１から
の画像データ（Ｆ１）はバスｂｕｓ１を経由して単一ポ
ートＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポ
ートＲＡＭ２の画像データ（図では空欄）はバスｂｕｓ
４を経由して画像データ出力ポートＰ２から読み出され
る（図２ｈ参照）。
に、又出力側切替回路４がＢ側に切替設定された状態で
は（図２ｂ，ｃ参照）、画像データ入力ポートＰ１から
の画像データ（Ｆ１）はバスｂｕｓ１を経由して単一ポ
ートＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポ
ートＲＡＭ２の画像データ（図では空欄）はバスｂｕｓ
４を経由して画像データ出力ポートＰ２から読み出され
る（図２ｈ参照）。
【００１７】次いで、入力側切替回路３が端子Ｂ側に、
又出力側切替回路４がＡ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ２）はバスｂｕｓ３を経由して単一ポー
トＲＡＭ２に書き込まれ（図２ｆ参照）、また単一ポー
トＲＡＭ１の画像データ（Ｆ１）はバスｂｕｓ２を経由
して画像データ出力ポートＰ２から読み出される（図２
ｇ参照）。
又出力側切替回路４がＡ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ２）はバスｂｕｓ３を経由して単一ポー
トＲＡＭ２に書き込まれ（図２ｆ参照）、また単一ポー
トＲＡＭ１の画像データ（Ｆ１）はバスｂｕｓ２を経由
して画像データ出力ポートＰ２から読み出される（図２
ｇ参照）。
【００１８】次いで、入力側切替回路３が端子Ａ側に、
又出力側切替回路４がＢ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ３）はバスｂｕｓ１を経由して単一ポー
トＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポー
トＲＡＭ２の画像データ（Ｆ２）はバスｂｕｓ４を経由
して画像データ出力ポートＰ２から読み出される（図２
ｈ参照）。
又出力側切替回路４がＢ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ３）はバスｂｕｓ１を経由して単一ポー
トＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポー
トＲＡＭ２の画像データ（Ｆ２）はバスｂｕｓ４を経由
して画像データ出力ポートＰ２から読み出される（図２
ｈ参照）。
【００１９】次いで、入力側切替回路３が端子Ｂ側に、
又出力側切替回路４がＡ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ４）はバスｂｕｓ３を経由して単一ポー
トＲＡＭ２に書き込まれ（図２ｆ参照）、また単一ポー
トＲＡＭ１の画像データ（Ｆ３）はバスｂｕｓ２を経由
して画像データ出力ポートＰ２から読み出される（図２
ｇ参照）。
又出力側切替回路４がＡ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ４）はバスｂｕｓ３を経由して単一ポー
トＲＡＭ２に書き込まれ（図２ｆ参照）、また単一ポー
トＲＡＭ１の画像データ（Ｆ３）はバスｂｕｓ２を経由
して画像データ出力ポートＰ２から読み出される（図２
ｇ参照）。
【００２０】次いで、入力側切替回路３が端子Ａ側に、
又出力側切替回路４がＢ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ５）はバスｂｕｓ１を経由して単一ポー
トＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポー
トＲＡＭ２の画像データ（Ｆ４）はバスｂｕｓ４を経由
して画像データ出力ポートＰ２から読み出される（図２
ｈ参照）。
又出力側切替回路４がＢ側に切替設定された状態では
（図２ｂ，ｃ参照）、画像データ入力ポートＰ１からの
画像データ（Ｆ５）はバスｂｕｓ１を経由して単一ポー
トＲＡＭ１に書き込まれ（図２ｅ参照）、また単一ポー
トＲＡＭ２の画像データ（Ｆ４）はバスｂｕｓ４を経由
して画像データ出力ポートＰ２から読み出される（図２
ｈ参照）。
【００２１】以上の動作が繰り返される結果、画像デー
タ入力ポートＰ１から入力される画像データ（図２ｄ参
照）は、画像データ出力ポートＰ２から１フレーム遅れ
で順次に読み出されることとなり（図２ｉ参照）、その
際、読み出しタイミングや読み出しアドレスを画像処理
装置側にて適宜に制御することにより、動画の拡大、縮
小、モザイク化等の適宜な加工処理を行い得ることは周
知の通りである。
タ入力ポートＰ１から入力される画像データ（図２ｄ参
照）は、画像データ出力ポートＰ２から１フレーム遅れ
で順次に読み出されることとなり（図２ｉ参照）、その
際、読み出しタイミングや読み出しアドレスを画像処理
装置側にて適宜に制御することにより、動画の拡大、縮
小、モザイク化等の適宜な加工処理を行い得ることは周
知の通りである。
【００２２】このように、本実施例装置によれば、比較
的に安価なＤＲＡＭの如き２個の単一ポートＲＡＭ１，
２を採用しつつも、これらのＲＡＭ１，２は入力側切替
回路３と出力側切替回路４を介して画像データ入力ポー
トＰ１と画像データ出力ポートＰ２へと自動的に交互接
続されるため、画像処理装置側では恰もそれらのＲＡＭ
１，２が同一のアドレス空間に配置されているもとの見
做して順次に画像データの読み出しを行うことができ、
何等の切替処理を意識させることなく、デュアルポート
ＲＡＭと同等の機能を実現することができる訳である。
的に安価なＤＲＡＭの如き２個の単一ポートＲＡＭ１，
２を採用しつつも、これらのＲＡＭ１，２は入力側切替
回路３と出力側切替回路４を介して画像データ入力ポー
トＰ１と画像データ出力ポートＰ２へと自動的に交互接
続されるため、画像処理装置側では恰もそれらのＲＡＭ
１，２が同一のアドレス空間に配置されているもとの見
做して順次に画像データの読み出しを行うことができ、
何等の切替処理を意識させることなく、デュアルポート
ＲＡＭと同等の機能を実現することができる訳である。
【００２３】尚、以上の実施例では、単一ポートＲＡＭ
１，２の記憶容量をビデオ信号の１フレーム分の画像デ
ータに対応させたが、あくまでもこれは一例に過ぎない
ものであり、１フィールド分としたり、或いは２フレー
ム以上とするなどの適宜な変形が可能であることは勿論
である。
１，２の記憶容量をビデオ信号の１フレーム分の画像デ
ータに対応させたが、あくまでもこれは一例に過ぎない
ものであり、１フィールド分としたり、或いは２フレー
ム以上とするなどの適宜な変形が可能であることは勿論
である。
【００２４】
【発明の効果】以上の実施例で明らかなように、この発
明によれば、デュアルポートメモリを採用したものと略
同等の機能を有し、しかも低コストで製作が可能な画像
データ記憶装置を実現することができる。
明によれば、デュアルポートメモリを採用したものと略
同等の機能を有し、しかも低コストで製作が可能な画像
データ記憶装置を実現することができる。
【図１】本発明の一実施例のハードウェアを示す構成
図。
図。
【図２】本発明の一実施例のタイミングチャート。
１ 単一ポートＲＡＭ ２ 単一ポートＲＡＭ ３ 入力側切替回路 ４ 出力側切替回路 ５ 協調回路 Ｐ１ 画像データ入力ポート Ｐ２ 画像データ出力ポート Ｐ３ 単一ポートＲＡＭのポート Ｐ４ 単一ポートＲＡＭのポート Ｓ１ フレーム同期信号 Ｓ２ メモリ状態信号
Claims (5)
- 【請求項１】 ビデオ信号取込装置と画像処理装置との
間にあって、前記ビデオ信号取込装置で取り込まれたビ
デオ信号に対応するデジタル画像データを一時的に記憶
し、これを必要に応じて前記画像処理装置側へと読み出
させる画像データ記憶装置であって、 前記ビデオ信号取込装置へと接続されるべき画像データ
入力ポートと、 前記画像処理装置へと接続されるべき画像データ出力ポ
ートと、 前記画像データ入力ポートと前記画像データ出力ポート
との間に並列配置されかつそれぞれ少なくともビデオ信
号１フィールド分の記憶容量を有する２個の単一ポート
ＲＡＭと、 前記画像データ入力ポートを前記２個の単一ポートＲＡ
Ｍのポートのそれぞれへと択一的に接続可能な入力側切
替回路と、 前記画像データ出力ポートを前記２個の単一ポートＲＡ
Ｍのポートのそれぞれへと択一的に接続可能な出力側切
替回路と、 前記２個の単一ポートＲＡＭのそれぞれにおいて前記画
像データ入力ポートからのデータ書き込み動作と画像デ
ータ出力ポートへのデータ読み出し動作とが競合なく交
互に行われるように前記入力側切替回路と前記出力側切
替回路とを制御する協調回路と、 を具備することを特徴とする画像データ記憶装置。 - 【請求項２】 前記協調回路は、前記ビデオ信号取込装
置から送られてくるビデオ同期信号に応答して前記入力
側切替回路と前記出力側切替回路とを制御することを特
徴とする請求項１に記載の画像データ記憶装置。 - 【請求項３】 前記協調回路は、前記２個の単一ポート
ＲＡＭの状態信号を生成して前記画像処理装置側へと出
力することを特徴とする請求項１に記載の画像データ記
憶装置。 - 【請求項４】 前記ビデオ同期信号は、フレーム同期信
号であることを特徴とする請求項２若しくは請求項３に
記載の画像データ記憶装置。 - 【請求項５】 前記ビデオ同期信号は、フィールド同期
信号であることを特徴とする請求項２若しくは請求項３
に記載の画像データ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135294A JPH08329232A (ja) | 1995-06-01 | 1995-06-01 | 画像データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135294A JPH08329232A (ja) | 1995-06-01 | 1995-06-01 | 画像データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329232A true JPH08329232A (ja) | 1996-12-13 |
Family
ID=15148341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7135294A Pending JPH08329232A (ja) | 1995-06-01 | 1995-06-01 | 画像データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006149B2 (en) | 1999-07-06 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Video signal control circuit |
| JP2007249010A (ja) * | 2006-03-17 | 2007-09-27 | Ricoh Co Ltd | メモリ制御装置およびこれを用いた表示装置 |
-
1995
- 1995-06-01 JP JP7135294A patent/JPH08329232A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7006149B2 (en) | 1999-07-06 | 2006-02-28 | Oki Electric Industry Co., Ltd. | Video signal control circuit |
| JP2007249010A (ja) * | 2006-03-17 | 2007-09-27 | Ricoh Co Ltd | メモリ制御装置およびこれを用いた表示装置 |
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