JPH0620035A - 画像データ処理装置 - Google Patents
画像データ処理装置Info
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- JPH0620035A JPH0620035A JP3137942A JP13794291A JPH0620035A JP H0620035 A JPH0620035 A JP H0620035A JP 3137942 A JP3137942 A JP 3137942A JP 13794291 A JP13794291 A JP 13794291A JP H0620035 A JPH0620035 A JP H0620035A
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Abstract
(57)【要約】
【目的】 対象物の濃淡度を表す画像データの垂直方向
投影集計値を、高速で演算できる処理装置を提供する。 【構成】 データ分配器１により、画像データＩＤをク
ロックＣＬＫに同期して加算器２０〜２３に順次分配
し、それぞれの加算器では、メモリ３０〜３３から直前
のライン（行）までの対応する列の画像データの垂直方
向加算値が所定のタイミングで供給されて、該加算値と
その時点で入力された画像データと加算し、得られた加
算値をメモリに記憶し、それを繰り返す事により最終的
な集計値を得る事ができるように構成されている。デー
タが分配供給される複数の加算処理回路を設けて、集計
処理を並列してできるようにしているので、入力される
１フレーム中の画像データのすべてを順次処理でき、し
たがって集計処理が高速化される。
投影集計値を、高速で演算できる処理装置を提供する。 【構成】 データ分配器１により、画像データＩＤをク
ロックＣＬＫに同期して加算器２０〜２３に順次分配
し、それぞれの加算器では、メモリ３０〜３３から直前
のライン（行）までの対応する列の画像データの垂直方
向加算値が所定のタイミングで供給されて、該加算値と
その時点で入力された画像データと加算し、得られた加
算値をメモリに記憶し、それを繰り返す事により最終的
な集計値を得る事ができるように構成されている。デー
タが分配供給される複数の加算処理回路を設けて、集計
処理を並列してできるようにしているので、入力される
１フレーム中の画像データのすべてを順次処理でき、し
たがって集計処理が高速化される。
Description
【０００１】
【産業上の利用分野】本発明は、画像データ投影集計処
理装置に関し、特に、２次元表示される対象物のピクセ
ル毎の濃淡度を示す画像データをそれぞれＸ軸、Ｙ軸に
投影して、該投影したデータをＸ軸、Ｙ軸の各値毎に集
計し、それによって、画像の投影集計分布を得るための
画像データ投影集計処理装置に関する。
理装置に関し、特に、２次元表示される対象物のピクセ
ル毎の濃淡度を示す画像データをそれぞれＸ軸、Ｙ軸に
投影して、該投影したデータをＸ軸、Ｙ軸の各値毎に集
計し、それによって、画像の投影集計分布を得るための
画像データ投影集計処理装置に関する。
【０００２】
【従来の技術】図４には、模式化して表した８×８ピク
セルサイズの画像が示されており、各ピクセル内にその
画像データとしての輝度が数値で示されている。そし
て、それぞれの輝度をＸ軸及びＹ軸に投影して集計した
値、即ち水平及び垂直方向集計値ＳHi、ＳVj（ｉ，ｊ＝
０，１，…，７）を、それぞれの軸に平行した周辺部に
示している。対象物がＸ軸またはＹ軸で確実に分離され
る場合は、対象物の存在、欠陥判定、重心判定等を概略
的にとらえる必要がある分野において、このような集計
値分布を得る事は非常に有効であり、従来より採用され
ている。
セルサイズの画像が示されており、各ピクセル内にその
画像データとしての輝度が数値で示されている。そし
て、それぞれの輝度をＸ軸及びＹ軸に投影して集計した
値、即ち水平及び垂直方向集計値ＳHi、ＳVj（ｉ，ｊ＝
０，１，…，７）を、それぞれの軸に平行した周辺部に
示している。対象物がＸ軸またはＹ軸で確実に分離され
る場合は、対象物の存在、欠陥判定、重心判定等を概略
的にとらえる必要がある分野において、このような集計
値分布を得る事は非常に有効であり、従来より採用され
ている。
【０００３】このような集計値ＳHi、ＳVjは一般に、ピ
クセル（ｉ，ｊ）の画像データ（濃度）をＤ（ｉ，ｊ）
と表し、１フレームがＭ×Ｍピクセルで構成されている
とすると、以下のように表される。 ＳHi＝Ｄ（ｉ，０）＋Ｄ（ｉ，１）＋ … ＋Ｄ（ｉ，Ｍ−１） ［ｉ＝０，１，…，Ｍ−１］ ＳVj＝Ｄ（０，ｊ）＋Ｄ（１，ｊ）＋ … ＋Ｄ（Ｍ−１，ｊ） ［ｊ＝０，１，…，Ｍ−１］
クセル（ｉ，ｊ）の画像データ（濃度）をＤ（ｉ，ｊ）
と表し、１フレームがＭ×Ｍピクセルで構成されている
とすると、以下のように表される。 ＳHi＝Ｄ（ｉ，０）＋Ｄ（ｉ，１）＋ … ＋Ｄ（ｉ，Ｍ−１） ［ｉ＝０，１，…，Ｍ−１］ ＳVj＝Ｄ（０，ｊ）＋Ｄ（１，ｊ）＋ … ＋Ｄ（Ｍ−１，ｊ） ［ｊ＝０，１，…，Ｍ−１］
【０００４】水平方向集計値ＳHiは、累加算器によりラ
インＬiの連続して入力する各画像データを順次加算す
る事によって得られる。また、垂直方向集計値ＳVjは、
加算すべき画像データが連続して入力しないので、ライ
ンＬi-1までに得られた画像データの加算値を記憶して
それを読み出して加算する必要があり、図５に示される
ような加算器１００及びメモリ（ＲＡＭ）２００からな
る処理装置を用いて、集計値ＳVjを計算している。
インＬiの連続して入力する各画像データを順次加算す
る事によって得られる。また、垂直方向集計値ＳVjは、
加算すべき画像データが連続して入力しないので、ライ
ンＬi-1までに得られた画像データの加算値を記憶して
それを読み出して加算する必要があり、図５に示される
ような加算器１００及びメモリ（ＲＡＭ）２００からな
る処理装置を用いて、集計値ＳVjを計算している。
【０００５】この図５に示された処理装置の動作を、図
６の動作タイミング図を用いて説明する。ラインＬiの
画像データＤ（ｉ，０）、Ｄ（ｉ，１）、Ｄ（ｉ，３）
…Ｄ（ｉ，Ｍ）がクロックＣＬＫに同期して送られて
くると、まず第１のクロックサイクルにおいてデータＤ
（ｉ，０）が加算器１００に読み込まれる。それと同時
に第１及び第２のサイクルにおいて、メモリ２００の対
応するアドレスＡＤ0からそれ以前に記憶されている加
算値ＳV0(i-1)が読み出され、第３のサイクルにおい
て、加算器１００により、 ＳV0(i)＝ＳV0(i-1)＋Ｄ（ｉ，０） の加算演算が実行される。更に第４のサイクルにおい
て、得られた加算値ＳV0(i )がメモリ２００のアドレス
ＡＤ0に書き込まれ、データＤ（ｉ，０）の加算処理が
終了する。
６の動作タイミング図を用いて説明する。ラインＬiの
画像データＤ（ｉ，０）、Ｄ（ｉ，１）、Ｄ（ｉ，３）
…Ｄ（ｉ，Ｍ）がクロックＣＬＫに同期して送られて
くると、まず第１のクロックサイクルにおいてデータＤ
（ｉ，０）が加算器１００に読み込まれる。それと同時
に第１及び第２のサイクルにおいて、メモリ２００の対
応するアドレスＡＤ0からそれ以前に記憶されている加
算値ＳV0(i-1)が読み出され、第３のサイクルにおい
て、加算器１００により、 ＳV0(i)＝ＳV0(i-1)＋Ｄ（ｉ，０） の加算演算が実行される。更に第４のサイクルにおい
て、得られた加算値ＳV0(i )がメモリ２００のアドレス
ＡＤ0に書き込まれ、データＤ（ｉ，０）の加算処理が
終了する。
【０００６】続いて第５のサイクルにおいて、データＤ
（ｉ，４）が加算器１００に読み込まれ、以下同様なサ
イクルで加算処理が実行され、加算値ＳV4(i)がメモリ
２００のアドレスＡＤ4に記憶される。このような動作
を繰り返して最終ラインＬM-1の処理を実行して集計値 ＳV(0)、ＳV(4)、…、ＳV(4N)、… ［Ｎ＝０，１，２，…］ がメモリの所定のアドレスに記憶される。
（ｉ，４）が加算器１００に読み込まれ、以下同様なサ
イクルで加算処理が実行され、加算値ＳV4(i)がメモリ
２００のアドレスＡＤ4に記憶される。このような動作
を繰り返して最終ラインＬM-1の処理を実行して集計値 ＳV(0)、ＳV(4)、…、ＳV(4N)、… ［Ｎ＝０，１，２，…］ がメモリの所定のアドレスに記憶される。
【０００７】そして再びラインＬ0に戻り、加算処理が
実行されなかったデータの内、Ｄ（ｉ，１）、Ｄ（ｉ，
５）、 … 、Ｄ（ｉ，４Ｎ＋１） …に関する加算処
理を実行し、その後Ｄ（ｉ，２）、Ｄ（ｉ，６）、 …
、Ｄ（ｉ，４Ｎ＋２） … に関する加算処理、及び
Ｄ（ｉ，３）、Ｄ（ｉ，７）、 … 、Ｄ（ｉ，４Ｎ＋
３） … に関するの加算処理を前記と同様に繰り返
し、最終的に総ての集計値ＳV(1) 〜 ＳV(M)が得られ
る。
実行されなかったデータの内、Ｄ（ｉ，１）、Ｄ（ｉ，
５）、 … 、Ｄ（ｉ，４Ｎ＋１） …に関する加算処
理を実行し、その後Ｄ（ｉ，２）、Ｄ（ｉ，６）、 …
、Ｄ（ｉ，４Ｎ＋２） … に関する加算処理、及び
Ｄ（ｉ，３）、Ｄ（ｉ，７）、 … 、Ｄ（ｉ，４Ｎ＋
３） … に関するの加算処理を前記と同様に繰り返
し、最終的に総ての集計値ＳV(1) 〜 ＳV(M)が得られ
る。
【０００８】
【発明が解決しようとする課題】従来例の画像データ投
影集計処理装置は以上のように構成されているので、水
平方向集計値をＳHiを得る場合は、画像データが入力さ
れる毎に該データを順次加算すれば良いので、１フレー
ム分の画像データの入力が完了した時点ですべての集計
値が得られるが、垂直方向集計値ＳVjをすべて得るため
に、上記の場合は１フレーム分のデータを４回反復して
入力しなければならず、すべての集計値を得るまでに長
時間必要であるという問題点があった。本発明は、この
ような問題点を解決するためになされたものであり、そ
の目的とする所は、短時間で画像データの垂直方向集計
値を得る事ができるようにした画像データ投影集計処理
装置を提供する事である。
影集計処理装置は以上のように構成されているので、水
平方向集計値をＳHiを得る場合は、画像データが入力さ
れる毎に該データを順次加算すれば良いので、１フレー
ム分の画像データの入力が完了した時点ですべての集計
値が得られるが、垂直方向集計値ＳVjをすべて得るため
に、上記の場合は１フレーム分のデータを４回反復して
入力しなければならず、すべての集計値を得るまでに長
時間必要であるという問題点があった。本発明は、この
ような問題点を解決するためになされたものであり、そ
の目的とする所は、短時間で画像データの垂直方向集計
値を得る事ができるようにした画像データ投影集計処理
装置を提供する事である。
【０００９】
【課題を解決するための手段】上記目的を解決するた
め、本発明は、画像データを複数に順次分配して垂直方
向集計値の処理を複数平行して実行する事ができるよう
構成した事を特徴としており、画像データを分配するた
めのデータ分配手段、該分配手段からの画像データがそ
れぞれ入力される複数の加算手段、及びメモリ手段から
なり、該メモリ手段は、加算手段のそれぞれの演算結果
を所定のタイミングで記憶すると共に記憶した加算値を
所定のタイミングで対応する加算手段に供給するよう構
成されている。
め、本発明は、画像データを複数に順次分配して垂直方
向集計値の処理を複数平行して実行する事ができるよう
構成した事を特徴としており、画像データを分配するた
めのデータ分配手段、該分配手段からの画像データがそ
れぞれ入力される複数の加算手段、及びメモリ手段から
なり、該メモリ手段は、加算手段のそれぞれの演算結果
を所定のタイミングで記憶すると共に記憶した加算値を
所定のタイミングで対応する加算手段に供給するよう構
成されている。
【００１０】
【実施例】図１には本発明の一実施例における垂直方向
集計処理装置の概略が示されており、図において、１は
データ分配回路、２は複数の加算器２０〜２３からなる
垂直方向加算回路、３は複数（または１つの）メモリ
（ＲＡＭ）３０〜３３からなる垂直方向メモリである。
集計処理装置の概略が示されており、図において、１は
データ分配回路、２は複数の加算器２０〜２３からなる
垂直方向加算回路、３は複数（または１つの）メモリ
（ＲＡＭ）３０〜３３からなる垂直方向メモリである。
【００１１】この実施例の動作を図２の動作タイミング
図を参照して説明する。データ分配回路１には図２
（Ｂ）に示すようにラインＬi（ｉ＝０，１，…，Ｍ）
の画像データＩＤが供給され、クロックＣＬＫ、水平及
び垂直同期信号ＨＳ＊、ＶＳ＊に制御されて、加算器２
０〜２３に対して図２（Ｃ）〜（Ｆ）に示すように画像
データをクロックサイクル毎に切り換えて分配する。加
算器２０には、第１のクロックサイクルで分配器１から
データＤ（ｉ，０）が到来し、また図２（Ｃ）に示すよ
うに、第１及び第２のサイクルにおいてメモリ３０のア
ドレスＡＤ0から、ラインＬi-1までの垂直方向累加算値
ＳV0(i-1)が読み出されて該加算器２０に供給される。
そして第３のサイクルにおいて、加算演算 ＳV0i＝Ｄ（ｉ，０）＋ＳV0(i-1) が実行され、得られた加算値が第４のサイクルにおいて
再びメモリ３０のアドレスＡＤ0に記憶される。
図を参照して説明する。データ分配回路１には図２
（Ｂ）に示すようにラインＬi（ｉ＝０，１，…，Ｍ）
の画像データＩＤが供給され、クロックＣＬＫ、水平及
び垂直同期信号ＨＳ＊、ＶＳ＊に制御されて、加算器２
０〜２３に対して図２（Ｃ）〜（Ｆ）に示すように画像
データをクロックサイクル毎に切り換えて分配する。加
算器２０には、第１のクロックサイクルで分配器１から
データＤ（ｉ，０）が到来し、また図２（Ｃ）に示すよ
うに、第１及び第２のサイクルにおいてメモリ３０のア
ドレスＡＤ0から、ラインＬi-1までの垂直方向累加算値
ＳV0(i-1)が読み出されて該加算器２０に供給される。
そして第３のサイクルにおいて、加算演算 ＳV0i＝Ｄ（ｉ，０）＋ＳV0(i-1) が実行され、得られた加算値が第４のサイクルにおいて
再びメモリ３０のアドレスＡＤ0に記憶される。
【００１２】図２（Ｄ）に示すように、加算器２１には
第２のサイクルでデータＤ（ｉ，１）が到来し、同様に
して第５のサイクルにおいて ＳV1i＝Ｄ（ｉ，１）＋ＳV1(i-1) がメモリ３１のアドレスＡＤ1に記憶される。同様にし
て、図２（Ｅ）、（Ｆ）に示すように、第３及び第４の
サイクルでデータＤ（ｉ，２）、Ｄ（ｉ，３）が加算器
２２、２３に到来し、第６及び第７のサイクルにおいて
メモリ３２、３３のアドレスＡＤ2、ＡＤ3に加算値Ｓ
V2i、ＳV 3iが記憶される。
第２のサイクルでデータＤ（ｉ，１）が到来し、同様に
して第５のサイクルにおいて ＳV1i＝Ｄ（ｉ，１）＋ＳV1(i-1) がメモリ３１のアドレスＡＤ1に記憶される。同様にし
て、図２（Ｅ）、（Ｆ）に示すように、第３及び第４の
サイクルでデータＤ（ｉ，２）、Ｄ（ｉ，３）が加算器
２２、２３に到来し、第６及び第７のサイクルにおいて
メモリ３２、３３のアドレスＡＤ2、ＡＤ3に加算値Ｓ
V2i、ＳV 3iが記憶される。
【００１３】これらの加算器２０〜２３には、第５〜第
８のサイクルでデータＤ（ｉ，４）〜Ｄ（ｉ，７）がそ
れぞれ供給されるが、それ以前に得られた加算値ＳV0i
〜ＳV 3iは第４〜第７のサイクルでそれぞれメモリ３０
〜３３のアドレスＡＤ0〜ＡＤ3に書き込まれているの
で、これらの加算器は新しいデータを受け入れる事がで
き、同様にして加算値ＳV4i〜ＳV7iを演算してそれぞれ
のメモリのアドレスＡＤ4〜ＡＤ7に書き込む事ができ
る。
８のサイクルでデータＤ（ｉ，４）〜Ｄ（ｉ，７）がそ
れぞれ供給されるが、それ以前に得られた加算値ＳV0i
〜ＳV 3iは第４〜第７のサイクルでそれぞれメモリ３０
〜３３のアドレスＡＤ0〜ＡＤ3に書き込まれているの
で、これらの加算器は新しいデータを受け入れる事がで
き、同様にして加算値ＳV4i〜ＳV7iを演算してそれぞれ
のメモリのアドレスＡＤ4〜ＡＤ7に書き込む事ができ
る。
【００１４】以上のようにして、垂直方向の集計は複数
並列処理により実行されるので、１フレーム分の画像デ
ータの供給が完了した時点でほぼすべての集計値ＳV0〜
ＳVMを得る事ができる。なお、メモリ３０〜３１は、読
み出しサイクルをデータ入力サイクルの直後のサイクル
に限定すれば、２つ以上同時に書き込みモード、又は読
み出しモードになる事がないので、これらは１つのメモ
リとして構成できるものである。このようにして得られ
た垂直方向集計値及び従来と同様の水平方向累加算器に
より得られた水平方向集計値はＣＰＵ等に供給され、デ
ィスプレイに表示されると共に、必要に応じて更に分析
等の処理が実行される。
並列処理により実行されるので、１フレーム分の画像デ
ータの供給が完了した時点でほぼすべての集計値ＳV0〜
ＳVMを得る事ができる。なお、メモリ３０〜３１は、読
み出しサイクルをデータ入力サイクルの直後のサイクル
に限定すれば、２つ以上同時に書き込みモード、又は読
み出しモードになる事がないので、これらは１つのメモ
リとして構成できるものである。このようにして得られ
た垂直方向集計値及び従来と同様の水平方向累加算器に
より得られた水平方向集計値はＣＰＵ等に供給され、デ
ィスプレイに表示されると共に、必要に応じて更に分析
等の処理が実行される。
【００１５】図３には、図１に示した垂直方向集計処理
装置を適用した画像データ処理装置が示されており、図
１の構成要素と同一のものは同一の参照番号で示されて
いる。図において、４は入力画像データＩＤをラッチす
るデータラッチ回路、５は装置をイネーブル状態にする
イネーブル信号ＩＤＥＮ＊が供給されると、クロックＣ
ＬＫ（必要に応じて分周したクロック）、水平及び垂直
同期信号ＨＳ＊、ＶＳ＊に同期したタイミング信号を発
生するタイミング発生回路、６は水平方向累加算器、７
は該加算器からの集計値を所定のアドレスに記憶するた
めの水平方向メモリ、８は該メモリ７の書き込み／読み
出しを制御するための水平方向メモリ制御回路、９は垂
直方向メモリ３０〜３３からの読み出しを制御するため
の垂直方向読み出し制御回路、１０はメモリ３０〜３３
への書き込みを制御するための垂直方向メモリ読み出し
制御回路、１１はＣＰＵ等の処理装置との間のデータ伝
送を制御するためのＣＰＵバス制御回路、１２はＣＰＵ
からの所定のコマンド信号等を記憶するためのレジスタ
回路、１３はサブ処理装置制御回路である。これらの回
路は、１チップに集積化されている。また１４は外付け
メモリであり、チップ内の水平方向メモリ７の代わりに
（またはメモリ７と同様に）水平方向集計値ＳHiを記憶
することができる。
装置を適用した画像データ処理装置が示されており、図
１の構成要素と同一のものは同一の参照番号で示されて
いる。図において、４は入力画像データＩＤをラッチす
るデータラッチ回路、５は装置をイネーブル状態にする
イネーブル信号ＩＤＥＮ＊が供給されると、クロックＣ
ＬＫ（必要に応じて分周したクロック）、水平及び垂直
同期信号ＨＳ＊、ＶＳ＊に同期したタイミング信号を発
生するタイミング発生回路、６は水平方向累加算器、７
は該加算器からの集計値を所定のアドレスに記憶するた
めの水平方向メモリ、８は該メモリ７の書き込み／読み
出しを制御するための水平方向メモリ制御回路、９は垂
直方向メモリ３０〜３３からの読み出しを制御するため
の垂直方向読み出し制御回路、１０はメモリ３０〜３３
への書き込みを制御するための垂直方向メモリ読み出し
制御回路、１１はＣＰＵ等の処理装置との間のデータ伝
送を制御するためのＣＰＵバス制御回路、１２はＣＰＵ
からの所定のコマンド信号等を記憶するためのレジスタ
回路、１３はサブ処理装置制御回路である。これらの回
路は、１チップに集積化されている。また１４は外付け
メモリであり、チップ内の水平方向メモリ７の代わりに
（またはメモリ７と同様に）水平方向集計値ＳHiを記憶
することができる。
【００１６】水平方向累加算器６、メモリ７、及び垂直
方向加算器２０〜２３、メモリ３０〜３３は、タイミン
グ発生回路７からのタイミング信号に基づき、制御回路
８、９、１０により制御されて、上記に説明したような
動作を実行すると共に、制御回路８、９によりメモリ内
容が読み出されて、ＣＰＵバスを介してＣＰＵに伝送さ
れる。
方向加算器２０〜２３、メモリ３０〜３３は、タイミン
グ発生回路７からのタイミング信号に基づき、制御回路
８、９、１０により制御されて、上記に説明したような
動作を実行すると共に、制御回路８、９によりメモリ内
容が読み出されて、ＣＰＵバスを介してＣＰＵに伝送さ
れる。
【００１７】サブ処理装置制御回路１３について以下に
説明する。画像データの集計処理は以上のように実行さ
れるが、垂直方向加算器を所定複数用いたとしても、画
像データの伝送速度が集計処理動作よりも速い場合があ
る。このような場合、垂直方向加算器の数を増やせば１
フレーム分の画像データの伝送にほぼ同期して、すべて
の垂直方向集計値ＳV0〜ＳVMが得られるものであるが、
図３に示したようなチップ構造に形成した場合は、製造
済みのチップにおいて垂直方向集計用の加算器の数を増
やす事ができない。しかしながら、このようなチップ構
造を複数段に接続して画像データを分配すれば、実質的
に垂直方向加算器の数を増やす事ができるものであり、
サブ処理装置制御回路１３は、このようにチップ構造を
複数段接続して使用可能にするために挿入されたもので
ある。
説明する。画像データの集計処理は以上のように実行さ
れるが、垂直方向加算器を所定複数用いたとしても、画
像データの伝送速度が集計処理動作よりも速い場合があ
る。このような場合、垂直方向加算器の数を増やせば１
フレーム分の画像データの伝送にほぼ同期して、すべて
の垂直方向集計値ＳV0〜ＳVMが得られるものであるが、
図３に示したようなチップ構造に形成した場合は、製造
済みのチップにおいて垂直方向集計用の加算器の数を増
やす事ができない。しかしながら、このようなチップ構
造を複数段に接続して画像データを分配すれば、実質的
に垂直方向加算器の数を増やす事ができるものであり、
サブ処理装置制御回路１３は、このようにチップ構造を
複数段接続して使用可能にするために挿入されたもので
ある。
【００１８】データ分配回路１により、例えば画像デー
タＤ（ｉ，２Ｎ＋１）のみが垂直方向加算器４０〜４４
に分配されると、その残りの画像データＤ（ｉ，２Ｎ）
が、分配器１からサブ処理装置制御回路１３に供給さ
れ、該データＤ（ｉ，２Ｎ）が画像データ出力ＯＤとし
て出力バスを介して後段のチップに供給される。該回路
１３には更に、ＣＰＵバスからレジスタファイル９に記
憶されたサブ処理装置使用制御信号、及びタイミング回
路５からのタイミング信号が供給され、それに応じてサ
ブ処理装置用クロックＳ１、水平及び垂直方向データス
トローブＨＳＯ＊、ＶＳＯ＊を後段チップに供給する。
後段チップにおいては、前段と同様に垂直方向集計処理
が実行されるが、水平方向集計処理は初段チップにおい
てのみ実行される。垂直方向集計処理用の加算器数を更
に増やす必要がある場合は、集計処理装置を３段以上接
続すると共に、サブ処理装置用クロックＳ２、Ｓ３をそ
れぞれに供給すれば良い。
タＤ（ｉ，２Ｎ＋１）のみが垂直方向加算器４０〜４４
に分配されると、その残りの画像データＤ（ｉ，２Ｎ）
が、分配器１からサブ処理装置制御回路１３に供給さ
れ、該データＤ（ｉ，２Ｎ）が画像データ出力ＯＤとし
て出力バスを介して後段のチップに供給される。該回路
１３には更に、ＣＰＵバスからレジスタファイル９に記
憶されたサブ処理装置使用制御信号、及びタイミング回
路５からのタイミング信号が供給され、それに応じてサ
ブ処理装置用クロックＳ１、水平及び垂直方向データス
トローブＨＳＯ＊、ＶＳＯ＊を後段チップに供給する。
後段チップにおいては、前段と同様に垂直方向集計処理
が実行されるが、水平方向集計処理は初段チップにおい
てのみ実行される。垂直方向集計処理用の加算器数を更
に増やす必要がある場合は、集計処理装置を３段以上接
続すると共に、サブ処理装置用クロックＳ２、Ｓ３をそ
れぞれに供給すれば良い。
【００１９】
【発明の効果】本発明は以上のように構成されているの
で、１フレーム分の画像データの入力が完了すると同時
に水平及び垂直方向集計値を得る事ができ、したがって
従来例に比べて処理動作が高速化されるという作用効果
を奏する事ができる。
で、１フレーム分の画像データの入力が完了すると同時
に水平及び垂直方向集計値を得る事ができ、したがって
従来例に比べて処理動作が高速化されるという作用効果
を奏する事ができる。
【図１】垂直方向に画像データを集計処理するための処
理装置の本発明の一実施例を示すブロック図である。
理装置の本発明の一実施例を示すブロック図である。
【図２】（Ａ）〜（Ｊ）は、図１に示した処理装置の動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図３】垂直方向集計処理動作をより高速化することが
できるようにすると共に、水平方向に集計処理するため
の処理手段を組み入れた、本発明の処理装置を示すブロ
ック図である。
できるようにすると共に、水平方向に集計処理するため
の処理手段を組み入れた、本発明の処理装置を示すブロ
ック図である。
【図４】画像データと水平及び垂直方向集計値との関係
を説明するための模式図である。
を説明するための模式図である。
【図５】垂直方向集計処理を実行するための従来例装置
である。
である。
【図６】図５に示した従来例装置の動作を説明するため
のタイミング図である。
のタイミング図である。
【手続補正書】
【提出日】平成５年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】図１に示した処理装置の動作を説明するための
タイミング図である。
タイミング図である。
Claims (1)
- 【請求項１】 ２次元表示される対象物のピクセル毎の
濃淡度を示す画像データを水平及び垂直方向に集計した
水平及び垂直方向集計値を得るための画像データ処理装
置において、垂直方向集計値を得るための処理手段が、 画像データを順次分配するためのデータ分配手段、 該分配手段からの画像データがそれぞれ入力される複数
の加算手段、及び加算手段のそれぞれの演算結果である
加算値を所定のタイミングで所定のアドレスに記憶し、
かつ記憶した加算値を所定のタイミングで対応する加算
手段に供給して累加算ができるよう接続されたメモリ手
段垂直方向集計値の演算処理を複数並列的に実行するた
めのサブ処理装置制御回路とからなることを特徴とする
画像データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137942A JPH0620035A (ja) | 1991-06-10 | 1991-06-10 | 画像データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3137942A JPH0620035A (ja) | 1991-06-10 | 1991-06-10 | 画像データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620035A true JPH0620035A (ja) | 1994-01-28 |
Family
ID=15210310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3137942A Pending JPH0620035A (ja) | 1991-06-10 | 1991-06-10 | 画像データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514364B2 (en) | 1998-12-11 | 2003-02-04 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of wiring board, and conductive paste used therein |
| US7058238B2 (en) | 1999-12-22 | 2006-06-06 | Nec Corporation | Image pick-up apparatus and image picking-up method |
-
1991
- 1991-06-10 JP JP3137942A patent/JPH0620035A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6514364B2 (en) | 1998-12-11 | 2003-02-04 | Matsushita Electric Industrial Co., Ltd. | Manufacturing method of wiring board, and conductive paste used therein |
| US7058238B2 (en) | 1999-12-22 | 2006-06-06 | Nec Corporation | Image pick-up apparatus and image picking-up method |
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