JPH0620068A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH0620068A JPH0620068A JP4195978A JP19597892A JPH0620068A JP H0620068 A JPH0620068 A JP H0620068A JP 4195978 A JP4195978 A JP 4195978A JP 19597892 A JP19597892 A JP 19597892A JP H0620068 A JPH0620068 A JP H0620068A
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- Japan
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- program
- test
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- rom
- chip microcomputer
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- 238000012360 testing method Methods 0.000 claims abstract description 55
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000003745 diagnosis Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 ユーザプログラムの実行中にもテストＲＯＭ
のプログラムを利用して内蔵ハードウェアのテストを実
行することが可能なシングルチップマイクロコンピュー
タを得る。 【構成】 中央処理装置（ＣＰＵ）１０１と、内蔵周辺
装置１０２と、ユーザプログラム実行用の命令コード及
びデータを記憶する記憶部１０３，１０５と、シングル
チップマイクロコンピュータのハードウェア機能をテス
トするためのテストプログラム実行用の命令コード及び
データを記憶する記憶部１０４，１０６とを有し、かつ
ＣＰＵ１０１には、ユーザプログラムとテストプログラ
ムをそれぞれの専用命令の実行により選択する手段１０
７（１１７，１１８）と、記憶手段の各記憶部に対応し
て設けられ、かつプログラム選択手段に応じて切換えら
れる制御レジスタセット１１０，１１１と、テストプロ
グラムの実行結果による故障情報を格納する手段１１２
を有する。
のプログラムを利用して内蔵ハードウェアのテストを実
行することが可能なシングルチップマイクロコンピュー
タを得る。 【構成】 中央処理装置（ＣＰＵ）１０１と、内蔵周辺
装置１０２と、ユーザプログラム実行用の命令コード及
びデータを記憶する記憶部１０３，１０５と、シングル
チップマイクロコンピュータのハードウェア機能をテス
トするためのテストプログラム実行用の命令コード及び
データを記憶する記憶部１０４，１０６とを有し、かつ
ＣＰＵ１０１には、ユーザプログラムとテストプログラ
ムをそれぞれの専用命令の実行により選択する手段１０
７（１１７，１１８）と、記憶手段の各記憶部に対応し
て設けられ、かつプログラム選択手段に応じて切換えら
れる制御レジスタセット１１０，１１１と、テストプロ
グラムの実行結果による故障情報を格納する手段１１２
を有する。
Description
【０００１】
【産業上の利用分野】本発明はシングルチップマイクロ
コンピュータに関し、特にテスト専用ＲＯＭを用いて内
蔵ハードウェアをテストするシングルチップマイクロコ
ンピュータに関する。
コンピュータに関し、特にテスト専用ＲＯＭを用いて内
蔵ハードウェアをテストするシングルチップマイクロコ
ンピュータに関する。
【０００２】
【従来の技術】この種のテストＲＯＭを内蔵するシング
ルチップマイクロコンピュータとして、従来では図３の
ような構成がとられている。同図において、３０１は中
央処理装置（以下、ＣＰＵと称する）、３０２は内蔵周
辺装置、３０３はユーザプログラムを記憶するユーザＲ
ＯＭ、３０４はテスト用のテストプログラムを記憶する
テストＲＯＭ、３０５はデータ格納用のＲＡＭであり、
ＣＰＵ３０１と内蔵周辺装置３０２とは制御信号バス３
０３で接続され、ＣＰＵ３０１とユーザＲＯＭ３０３，
テストＲＯＭ３０４，及びＲＡＭ３０５はアドレスバス
及びデータバス３０６，３０７で接続される。
ルチップマイクロコンピュータとして、従来では図３の
ような構成がとられている。同図において、３０１は中
央処理装置（以下、ＣＰＵと称する）、３０２は内蔵周
辺装置、３０３はユーザプログラムを記憶するユーザＲ
ＯＭ、３０４はテスト用のテストプログラムを記憶する
テストＲＯＭ、３０５はデータ格納用のＲＡＭであり、
ＣＰＵ３０１と内蔵周辺装置３０２とは制御信号バス３
０３で接続され、ＣＰＵ３０１とユーザＲＯＭ３０３，
テストＲＯＭ３０４，及びＲＡＭ３０５はアドレスバス
及びデータバス３０６，３０７で接続される。
【０００３】又、ユーザＲＯＭ３０３とテストＲＯＭ３
０４のチップイネーブル端子ＣＥには、選択信号入力端
子３０９からの信号が入力されるが、ユーザＲＯＭ３０
３にはインバータ３１０を通して信号が入力される。即
ち、外部端子３０９が“０”の場合にはユーザＲＯＭ３
０３が選択され、“１”の場合にはテストＲＯＭ３０４
が選択される。尚、３１１はＣＰＵ３０１内に設けられ
た制御レジスタセットであり、プログラムカウンタＰ
Ｃ，プログラムステータスワードＰＳＷ，スタックポイ
ンタＳＰを有する。
０４のチップイネーブル端子ＣＥには、選択信号入力端
子３０９からの信号が入力されるが、ユーザＲＯＭ３０
３にはインバータ３１０を通して信号が入力される。即
ち、外部端子３０９が“０”の場合にはユーザＲＯＭ３
０３が選択され、“１”の場合にはテストＲＯＭ３０４
が選択される。尚、３１１はＣＰＵ３０１内に設けられ
た制御レジスタセットであり、プログラムカウンタＰ
Ｃ，プログラムステータスワードＰＳＷ，スタックポイ
ンタＳＰを有する。
【０００４】次に動作について説明する。ユーザモード
時には外部端子３０９より端子レベル“０”を入力す
る。この時、ユーザＲＯＭ３０３へのチップイネーブル
信号は“１”、テストＲＯＭ３０４のチップイネーブル
信号は“０”になりユーザＲＯＭ３０３が選択されるよ
うになる。そしてＣＰＵ３０１よりアドレスバス３０７
を通してユーザＲＯＭ３０３にアドレスを与え、データ
バス３０６を通して、ＣＰＵ３０１はデータを受け取り
ユーザプログラムを実行する。
時には外部端子３０９より端子レベル“０”を入力す
る。この時、ユーザＲＯＭ３０３へのチップイネーブル
信号は“１”、テストＲＯＭ３０４のチップイネーブル
信号は“０”になりユーザＲＯＭ３０３が選択されるよ
うになる。そしてＣＰＵ３０１よりアドレスバス３０７
を通してユーザＲＯＭ３０３にアドレスを与え、データ
バス３０６を通して、ＣＰＵ３０１はデータを受け取り
ユーザプログラムを実行する。
【０００５】また、テストＲＯＭプログラム実行時には
外部端子３０９より端子レベル“１”を入力する。この
時、ユーザＲＯＭ３０３のチップイネーブル信号は
“０”、テストＲＯＭ３０４のチップイネーブル信号は
“１”となり、テストＲＯＭ３０４が選択される。そし
て、ユーザモード時と同様に、ＣＰＵ３０１よりアドレ
スバス３０７を通してテストＲＯＭ３０４にアドレスを
与えデータバス３０６を通してＣＰＵ３０１はデータを
受け取りテスト用プログラムを実行し内蔵ハードウェア
のテストを行う。
外部端子３０９より端子レベル“１”を入力する。この
時、ユーザＲＯＭ３０３のチップイネーブル信号は
“０”、テストＲＯＭ３０４のチップイネーブル信号は
“１”となり、テストＲＯＭ３０４が選択される。そし
て、ユーザモード時と同様に、ＣＰＵ３０１よりアドレ
スバス３０７を通してテストＲＯＭ３０４にアドレスを
与えデータバス３０６を通してＣＰＵ３０１はデータを
受け取りテスト用プログラムを実行し内蔵ハードウェア
のテストを行う。
【０００６】
【発明が解決しようとする課題】以上述べたように、従
来のシングルチップマイクロコンピュータは、ユーザＲ
ＯＭ３０３とテストＲＯＭ３０４の切換は外部端子３０
９から入力される選択信号により行っており、ダイナミ
ックには切換えられない。また、ユーザプログラムの実
行中には、テストＲＯＭ３０４に内蔵ハードウェアテス
ト用のプログラムが記憶されていても、内蔵ハードウェ
アをテストすることはできない。そのため、ユーザプロ
グラムの実行中にテストを行う場合には、ユーザ側にて
テスト用のプログラムを作成する必要があり、かつプロ
グラム領域をテストのために費やしてしまうという問題
がある。本発明の目的は、ユーザプログラムの実行中に
もテストＲＯＭのプログラムを利用して内蔵ハードウェ
アのテストを実行することが可能なシングルチップマイ
クロコンピュータを提供することにある。
来のシングルチップマイクロコンピュータは、ユーザＲ
ＯＭ３０３とテストＲＯＭ３０４の切換は外部端子３０
９から入力される選択信号により行っており、ダイナミ
ックには切換えられない。また、ユーザプログラムの実
行中には、テストＲＯＭ３０４に内蔵ハードウェアテス
ト用のプログラムが記憶されていても、内蔵ハードウェ
アをテストすることはできない。そのため、ユーザプロ
グラムの実行中にテストを行う場合には、ユーザ側にて
テスト用のプログラムを作成する必要があり、かつプロ
グラム領域をテストのために費やしてしまうという問題
がある。本発明の目的は、ユーザプログラムの実行中に
もテストＲＯＭのプログラムを利用して内蔵ハードウェ
アのテストを実行することが可能なシングルチップマイ
クロコンピュータを提供することにある。
【０００７】
【課題を解決するための手段】本発明は、中央処理装置
の命令コードおよびデータを記憶する記憶手段を、ユー
ザプログラム実行用の命令コード及びデータを記憶する
記憶部と、前記シングルチップマイクロコンピュータの
ハードウェア機能をテストするためのテストプログラム
実行用の命令コード及びデータを記憶する記憶部とで構
成する。又、中央処理装置には、ユーザプログラムとテ
ストプログラムをそれぞれの専用命令の実行により選択
する手段と、記憶手段の各記憶部に対応して設けられ、
かつプログラム選択手段に応じて切換えられる制御レジ
スタセットと、テストプログラムの実行結果による故障
情報を格納する手段を有する。又、中央処理装置には、
テストプログラムを実行する時間を測定し、この時間が
一定時間を越えたときにオーバーフロー信号を出力する
カウンタ手段を備えることが好ましい。
の命令コードおよびデータを記憶する記憶手段を、ユー
ザプログラム実行用の命令コード及びデータを記憶する
記憶部と、前記シングルチップマイクロコンピュータの
ハードウェア機能をテストするためのテストプログラム
実行用の命令コード及びデータを記憶する記憶部とで構
成する。又、中央処理装置には、ユーザプログラムとテ
ストプログラムをそれぞれの専用命令の実行により選択
する手段と、記憶手段の各記憶部に対応して設けられ、
かつプログラム選択手段に応じて切換えられる制御レジ
スタセットと、テストプログラムの実行結果による故障
情報を格納する手段を有する。又、中央処理装置には、
テストプログラムを実行する時間を測定し、この時間が
一定時間を越えたときにオーバーフロー信号を出力する
カウンタ手段を備えることが好ましい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１の実施例を示すブロック図であ
る。１０１はＣＰＵ（中央処理装置）、１０２は内蔵周
辺装置、１０３はユーザプログラムを記憶するユーザＲ
ＯＭ、１０４はテスト用のテストプログラムを記憶する
テストＲＯＭ、１０５はデータ格納用のＲＡＭ、１０６
はテスト時にプログラムで使用するためのデータ格納用
のＲＡＭである。ＣＰＵ１０１と内蔵周辺装置１０２は
制御信号バス１１５で接続される。又、ＣＰＵ１０１と
前記各ＲＯＭ，ＲＡＭはアドレスバス及びデータバス１
１３，１１４で接続される。
る。図１は本発明の第１の実施例を示すブロック図であ
る。１０１はＣＰＵ（中央処理装置）、１０２は内蔵周
辺装置、１０３はユーザプログラムを記憶するユーザＲ
ＯＭ、１０４はテスト用のテストプログラムを記憶する
テストＲＯＭ、１０５はデータ格納用のＲＡＭ、１０６
はテスト時にプログラムで使用するためのデータ格納用
のＲＡＭである。ＣＰＵ１０１と内蔵周辺装置１０２は
制御信号バス１１５で接続される。又、ＣＰＵ１０１と
前記各ＲＯＭ，ＲＡＭはアドレスバス及びデータバス１
１３，１１４で接続される。
【０００９】前記ＣＰＵ１０１には、セットリセット型
のラッチ１０７が設けられ、ユーザＲＯＭ選択信号１１
７でセットされ、テストＲＯＭ選択信号１１８でリセッ
トされる。ラッチ１０７の出力信号１０８はユーザＲＯ
Ｍ１０３及びＲＡＭ１０５のチップイネーブル信号ＣＥ
に接続される。また、この出力信号１０８はインバータ
１０９を通してテストＲＯＭ１０４，テスト用ＲＡＭ１
０６のチップイネーブル信号ＣＥに接続される。
のラッチ１０７が設けられ、ユーザＲＯＭ選択信号１１
７でセットされ、テストＲＯＭ選択信号１１８でリセッ
トされる。ラッチ１０７の出力信号１０８はユーザＲＯ
Ｍ１０３及びＲＡＭ１０５のチップイネーブル信号ＣＥ
に接続される。また、この出力信号１０８はインバータ
１０９を通してテストＲＯＭ１０４，テスト用ＲＡＭ１
０６のチップイネーブル信号ＣＥに接続される。
【００１０】また、前記ＣＰＵ１０１内には、ユーザモ
ード時，テストＲＯＭ実行時の制御レジスタセット１１
０，１１１がそれぞれ設けられる。各制御レジスタ１１
０，１１は、それぞれプログラムカウンタＰＣ，プログ
ラムステータスワードＰＳＷ，スタックポインタＳＰを
有する。これら制御レジスタセット１１０，１１１の選
択は前記ラッチ１０７の出力信号１０８により行われ
る。また、これら制御レジスタセット１１０，１１１
は、制御レジスタとして選択されていない時にはそれぞ
れ専用書き込み命令によりＣＰＵ内部バスを通して内蔵
レジスタの値を設定できる。更に、ＣＰＵ１０１内に
は、テストプログラム実行後の故障診断結果を格納する
専用レジスタ１１２が設けられ、テストプログラム実行
時に診断結果を書き込み、ユーザプログラムに復帰後ユ
ーザプログラムにて診断結果を読み出して用いる。
ード時，テストＲＯＭ実行時の制御レジスタセット１１
０，１１１がそれぞれ設けられる。各制御レジスタ１１
０，１１は、それぞれプログラムカウンタＰＣ，プログ
ラムステータスワードＰＳＷ，スタックポインタＳＰを
有する。これら制御レジスタセット１１０，１１１の選
択は前記ラッチ１０７の出力信号１０８により行われ
る。また、これら制御レジスタセット１１０，１１１
は、制御レジスタとして選択されていない時にはそれぞ
れ専用書き込み命令によりＣＰＵ内部バスを通して内蔵
レジスタの値を設定できる。更に、ＣＰＵ１０１内に
は、テストプログラム実行後の故障診断結果を格納する
専用レジスタ１１２が設けられ、テストプログラム実行
時に診断結果を書き込み、ユーザプログラムに復帰後ユ
ーザプログラムにて診断結果を読み出して用いる。
【００１１】次に動作について説明する。ＣＰＵ１０１
はリセット信号ＲＥＳＥＴが切れるとユーザＲＯＭ選択
信号１１７に“１”を出力し、ラッチ１０７の出力１０
８を“１”にする。その結果ユーザＲＯＭ１０３，ＲＡ
Ｍ１０５が選択されるとともに制御レジスタセット１１
０が選択される。この時テストＲＯＭ１０４，テスト用
ＲＡＭ１０６はインアクティブとなる。また制御レジス
タセット１１１は制御レジスタとしては動作しないが内
部バス１１６により内蔵レジスタの値が設定可能であ
る。
はリセット信号ＲＥＳＥＴが切れるとユーザＲＯＭ選択
信号１１７に“１”を出力し、ラッチ１０７の出力１０
８を“１”にする。その結果ユーザＲＯＭ１０３，ＲＡ
Ｍ１０５が選択されるとともに制御レジスタセット１１
０が選択される。この時テストＲＯＭ１０４，テスト用
ＲＡＭ１０６はインアクティブとなる。また制御レジス
タセット１１１は制御レジスタとしては動作しないが内
部バス１１６により内蔵レジスタの値が設定可能であ
る。
【００１２】リセット直後はユーザモードとなりＣＰＵ
１０１よりアドレスバス１１３にアドレスを出力しユー
ザＲＯＭ１０３からデータバス１１４を通して命令コー
ドを受け取りユーザプログラムを通常に実行していく。
テストＲＯＭ１０４のテストプログラムを起動するには
テストＲＯＭ１０４内に内蔵ハードウェア故障テスト用
のプログラムを用意しておき、ユーザプログラムにてテ
ストプログラムのスタックポインタＳＰの値，プログラ
ムステータスワードＰＳＷ，テストプログラムの実行ア
ドレスを専用書き込み命令にて設定する。その後テスト
ＲＯＭ実行専用命令によりテストＲＯＭ選択信号１１８
に“１”を出力する。その結果ラッチ１０７の出力１０
８が“０”，インバータ１０９の出力が“１”となり、
テストＲＯＭ１０４，テスト用ＲＡＭ１０６が選択され
るとともに、制御レジスタセット１１０から制御レジス
タセット１１１に切換わる。また制御レジスタ１１０に
はユーザプログラムの実行アドレス等のユーザプログラ
ムに復帰するために必要なユーザプログラム実行状態が
保存される。
１０１よりアドレスバス１１３にアドレスを出力しユー
ザＲＯＭ１０３からデータバス１１４を通して命令コー
ドを受け取りユーザプログラムを通常に実行していく。
テストＲＯＭ１０４のテストプログラムを起動するには
テストＲＯＭ１０４内に内蔵ハードウェア故障テスト用
のプログラムを用意しておき、ユーザプログラムにてテ
ストプログラムのスタックポインタＳＰの値，プログラ
ムステータスワードＰＳＷ，テストプログラムの実行ア
ドレスを専用書き込み命令にて設定する。その後テスト
ＲＯＭ実行専用命令によりテストＲＯＭ選択信号１１８
に“１”を出力する。その結果ラッチ１０７の出力１０
８が“０”，インバータ１０９の出力が“１”となり、
テストＲＯＭ１０４，テスト用ＲＡＭ１０６が選択され
るとともに、制御レジスタセット１１０から制御レジス
タセット１１１に切換わる。また制御レジスタ１１０に
はユーザプログラムの実行アドレス等のユーザプログラ
ムに復帰するために必要なユーザプログラム実行状態が
保存される。
【００１３】テストＲＯＭ１０４のテストプログラム実
行状態設定後、ユーザプログラム実行時に設定していた
テストプログラム用のプログラムカウンタＰＣのアドレ
スに分岐し、テストプログラムに書かれた内蔵ハードウ
ェアの故障テストプログラムを実行しハードウェアのテ
ストを行う。このときスタックポインタＳＰはテストプ
ログラム用のデータ格納用ＲＡＭ１０６のアドレス領域
に設定する。テスト終了後故障診断結果格納レジスタ１
１２に正常であれば正常状態を示すあらかじめ規定した
“正常コード”、故障であれば故障ユニットと故障状態
を示す“故障コード”を書き込む。
行状態設定後、ユーザプログラム実行時に設定していた
テストプログラム用のプログラムカウンタＰＣのアドレ
スに分岐し、テストプログラムに書かれた内蔵ハードウ
ェアの故障テストプログラムを実行しハードウェアのテ
ストを行う。このときスタックポインタＳＰはテストプ
ログラム用のデータ格納用ＲＡＭ１０６のアドレス領域
に設定する。テスト終了後故障診断結果格納レジスタ１
１２に正常であれば正常状態を示すあらかじめ規定した
“正常コード”、故障であれば故障ユニットと故障状態
を示す“故障コード”を書き込む。
【００１４】テスト終了後、ユーザモード設定命令によ
りユーザＲＯＭ選択信号１１７に“１”を出力する。そ
の結果ラッチ１０７の出力１０８が“１”となりユーザ
ＲＯＭ１０３，ＲＡＭ１０５が選択されるとともに、制
御レジスタセット１１０に戻る。制御レジスタセット１
１０にはテストＲＯＭ実行前のユーザプログラム実行状
態が保存されているのでテストプログラム実行前の状態
に戻る。制御レジスタセット１１０の復帰後プログラム
カウンタＰＣのアドレスに分岐し、ユーザプログラム実
行に戻る。ユーザプログラムにてテストプログラムにて
格納された故障診断結果格納レジスタ１１２を読み出
し、ユーザプログラムは故障診断結果を知ることができ
故障情報により処置を取ることができる。
りユーザＲＯＭ選択信号１１７に“１”を出力する。そ
の結果ラッチ１０７の出力１０８が“１”となりユーザ
ＲＯＭ１０３，ＲＡＭ１０５が選択されるとともに、制
御レジスタセット１１０に戻る。制御レジスタセット１
１０にはテストＲＯＭ実行前のユーザプログラム実行状
態が保存されているのでテストプログラム実行前の状態
に戻る。制御レジスタセット１１０の復帰後プログラム
カウンタＰＣのアドレスに分岐し、ユーザプログラム実
行に戻る。ユーザプログラムにてテストプログラムにて
格納された故障診断結果格納レジスタ１１２を読み出
し、ユーザプログラムは故障診断結果を知ることができ
故障情報により処置を取ることができる。
【００１５】図２は本発明の第２の実施例を示す図であ
る。この第２実施例では、ラッチ１０７の出力信号１０
８が“１”のときクリア状態で、“０”のときクロック
ＣＬＫ入力をカウントアップし、一定時間でユーザＲＯ
Ｍに復帰しなければオバーフローするテストプログラム
実行時間監視用のカウンタ２０２をＣＰＵ２０１に備え
ている点が第１実施例のものとは相違している。
る。この第２実施例では、ラッチ１０７の出力信号１０
８が“１”のときクリア状態で、“０”のときクロック
ＣＬＫ入力をカウントアップし、一定時間でユーザＲＯ
Ｍに復帰しなければオバーフローするテストプログラム
実行時間監視用のカウンタ２０２をＣＰＵ２０１に備え
ている点が第１実施例のものとは相違している。
【００１６】次に動作について説明する。カウンタ２０
２以外の動作は同一であるため、カウンタ２０２の動作
について説明する。カウンタ２０２はクロックＣＬＫを
カウントアップし、カウンタのビット数はテストプログ
ラムの実行時間に対して充分なビット数を用意してお
く。ユーザＲＯＭモードでラッチ１０７の出力１０８が
“１”の時はクリア状態でカウントアップしない。テス
トＲＯＭモードでラッチ出力１０８が“０”の時はクロ
ック入力をカウントアップしていく。
２以外の動作は同一であるため、カウンタ２０２の動作
について説明する。カウンタ２０２はクロックＣＬＫを
カウントアップし、カウンタのビット数はテストプログ
ラムの実行時間に対して充分なビット数を用意してお
く。ユーザＲＯＭモードでラッチ１０７の出力１０８が
“１”の時はクリア状態でカウントアップしない。テス
トＲＯＭモードでラッチ出力１０８が“０”の時はクロ
ック入力をカウントアップしていく。
【００１７】正常にＣＰＵ２０１のハードウェアに問題
がなくテストプログラム実行処理が正常な時間で終了し
た場合にはオバーフロー前にラッチ出力１０８が“１”
となりカウンタはオバーフローしない。しかしＣＰＵ２
０１のハードウェアに問題があり、テストプログラム実
行時間が長くかかったりプログラム実行が途中で中断し
た場合にはカウンタ２０２はオバーフローを起こす。し
たがってテストプログラム実行の異常を検出することが
できる。これにより、第１実施例と比較してテストプロ
グラム実行中のプログラムの暴走等の異常を検出するこ
とができ故障時のテストプログラム実行に対する信頼性
を上げることができる。
がなくテストプログラム実行処理が正常な時間で終了し
た場合にはオバーフロー前にラッチ出力１０８が“１”
となりカウンタはオバーフローしない。しかしＣＰＵ２
０１のハードウェアに問題があり、テストプログラム実
行時間が長くかかったりプログラム実行が途中で中断し
た場合にはカウンタ２０２はオバーフローを起こす。し
たがってテストプログラム実行の異常を検出することが
できる。これにより、第１実施例と比較してテストプロ
グラム実行中のプログラムの暴走等の異常を検出するこ
とができ故障時のテストプログラム実行に対する信頼性
を上げることができる。
【００１８】
【発明の効果】以上説明したように本発明はユーザプロ
グラム実行時に内蔵ハードウェアのテスト用のテストＲ
ＯＭをユーザプログラムから呼び出して実行できるの
で、内蔵ハードウェアをセルフテストするハードウェア
に固有のプログラムをテストＲＯＭに用意しておくこと
により、ユーザプログラムの任意の場所で容易に内蔵ハ
ードウェアのテストプログラムを実行できる。したがっ
てシングルチップマイクロコンピュータの故障を容易に
検出することが可能となり、ユーザシステムの信頼性を
向上させることができる。
グラム実行時に内蔵ハードウェアのテスト用のテストＲ
ＯＭをユーザプログラムから呼び出して実行できるの
で、内蔵ハードウェアをセルフテストするハードウェア
に固有のプログラムをテストＲＯＭに用意しておくこと
により、ユーザプログラムの任意の場所で容易に内蔵ハ
ードウェアのテストプログラムを実行できる。したがっ
てシングルチップマイクロコンピュータの故障を容易に
検出することが可能となり、ユーザシステムの信頼性を
向上させることができる。
【図１】本発明の第１実施例のブロック図である。
【図２】本発明の第２実施例のブロック図である。
【図３】従来のマイクロコンピュータの一例のブロック
図である。
図である。
１０１，２０１ ＣＰＵ（中央処理装置） １０２ 内蔵周辺装置 １０３ ユーザＲＯＭ １０４ テストＲＯＭ １０５ ＲＡＭ １０６ テスト用ＲＡＭ １０７ ラッチ １１０，１１１ 制御レジスタセット １１７ ユーザＲＯＭ選択信号 １１８ テストＲＯＭ選択信号
Claims (2)
- 【請求項１】 中央処理装置と、周辺装置と、前記中央
処理装置の命令コードおよびデータを記憶する記憶手段
を有するシングルチップマイクロコンピュータにおい
て、前記記憶手段はユーザプログラム実行用の命令コー
ド及びデータを記憶する記憶部と、前記シングルチップ
マイクロコンピュータのハードウェア機能をテストする
ためのテストプログラム実行用の命令コード及びデータ
を記憶する記憶部とを有し、前記中央処理装置には、前
記ユーザプログラムと前記テストプログラムをそれぞれ
のプログラムの専用命令の実行により選択する手段と、
前記記憶手段の各記憶部に対応して設けられ、かつ前記
プログラム選択手段に応じて切換えられる制御レジスタ
セットと、前記テストプログラムの実行結果による故障
情報を格納する手段を有することを特徴とするシングル
チップマイクロコンピュータ。 - 【請求項２】 中央処理装置には、テストプログラムを
実行する時間を測定し、この時間が一定時間を越えたと
きにオーバーフロー信号を出力するカウンタ手段を備え
る請求項２のシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195978A JPH0620068A (ja) | 1992-06-30 | 1992-06-30 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195978A JPH0620068A (ja) | 1992-06-30 | 1992-06-30 | シングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620068A true JPH0620068A (ja) | 1994-01-28 |
Family
ID=16350175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195978A Pending JPH0620068A (ja) | 1992-06-30 | 1992-06-30 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620068A (ja) |
-
1992
- 1992-06-30 JP JP4195978A patent/JPH0620068A/ja active Pending
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