JPH0620100B2 - 半導体集積回路の調整方法 - Google Patents
半導体集積回路の調整方法Info
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- JPH0620100B2 JPH0620100B2 JP60255879A JP25587985A JPH0620100B2 JP H0620100 B2 JPH0620100 B2 JP H0620100B2 JP 60255879 A JP60255879 A JP 60255879A JP 25587985 A JP25587985 A JP 25587985A JP H0620100 B2 JPH0620100 B2 JP H0620100B2
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- semiconductor integrated
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- 238000000034 method Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title description 15
- 230000003071 parasitic effect Effects 0.000 description 5
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- 238000002360 preparation method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の調整方法に関し、特にヒュー
ズを用いて調整する際にヒューズ切断用の調整端子に印
加する電圧の極性を半導体集積回路を構成するＭＯＳト
ランジスタの耐圧を考えて決定する半導体集積回路の調
整方法に関する。
ズを用いて調整する際にヒューズ切断用の調整端子に印
加する電圧の極性を半導体集積回路を構成するＭＯＳト
ランジスタの耐圧を考えて決定する半導体集積回路の調
整方法に関する。
従来、半導体集積回路において基準電圧を精度良く実現
するため、高抵抗素子とヒューズとを複数組用意し、選
択的にヒューズに調整端子より電圧を印加し、過渡的高
温度によりヒューズを切断することにより半導体集積回
路の調整を行う方法が一般的であった。この調整方法
は、例えば正電源に第１端子を接続した高抵抗素子と、
高抵抗素子の第２端子をヒューズの第１端子および調整
用電圧を印加する調整端子に接続し、ヒューズの第２端
子を接地する。このような構成とすることでヒューズを
切断する前の高抵抗素子の第２端子とヒューズの第１端
子の接続点は、ヒューズの抵抗値が高抵抗素子の抵抗値
と比較して少さいため、論理低レベルと判断される。
するため、高抵抗素子とヒューズとを複数組用意し、選
択的にヒューズに調整端子より電圧を印加し、過渡的高
温度によりヒューズを切断することにより半導体集積回
路の調整を行う方法が一般的であった。この調整方法
は、例えば正電源に第１端子を接続した高抵抗素子と、
高抵抗素子の第２端子をヒューズの第１端子および調整
用電圧を印加する調整端子に接続し、ヒューズの第２端
子を接地する。このような構成とすることでヒューズを
切断する前の高抵抗素子の第２端子とヒューズの第１端
子の接続点は、ヒューズの抵抗値が高抵抗素子の抵抗値
と比較して少さいため、論理低レベルと判断される。
一方このような高抵抗素子とヒューズにより実現された
調整回路においてヒューズが切断された後は高抵抗素子
を介して接続点は正電源の電圧値まで引上げられる。こ
のため接続点は論理高レベルと判断される。
調整回路においてヒューズが切断された後は高抵抗素子
を介して接続点は正電源の電圧値まで引上げられる。こ
のため接続点は論理高レベルと判断される。
このような高抵抗素子としては、例えば正電源側に接続
される例としては、正電源にソース端子を接地し、ゲー
ト端子を任意の直流電圧値に接続し、ドレイン端子をヒ
ューズに接続したＰチャネルＭＯＳトランジスタにより
実現することが多い。また接地側に高抵抗素子が接続さ
れる例としては、接地にソース端子を接続し、ゲート端
子を任意の直流電圧値に接続し、ドレイン端子をヒュー
ズに接続したＮチャネルＭＯＳトランジスタを用いるの
が一般的である。
される例としては、正電源にソース端子を接地し、ゲー
ト端子を任意の直流電圧値に接続し、ドレイン端子をヒ
ューズに接続したＰチャネルＭＯＳトランジスタにより
実現することが多い。また接地側に高抵抗素子が接続さ
れる例としては、接地にソース端子を接続し、ゲート端
子を任意の直流電圧値に接続し、ドレイン端子をヒュー
ズに接続したＮチャネルＭＯＳトランジスタを用いるの
が一般的である。
前述した従来の調製方法では、ＭＯＳトランジスタのゲ
ート長の微細化とそれに伴うＭＯＳトランジスタのソー
ス・ドレイン間耐圧の低下に対処した電源電圧の低下に
伴ない、調整端子に印加する電圧値に制限が生ずる。
ート長の微細化とそれに伴うＭＯＳトランジスタのソー
ス・ドレイン間耐圧の低下に対処した電源電圧の低下に
伴ない、調整端子に印加する電圧値に制限が生ずる。
例えば正電源電圧にＰチャネルＭＯＳトランジスタで高
抵抗素子を実現した場合、調整端子に印加することので
きる電圧値はラッチアップ等の異常動作を回避するため
正電源の電圧値以上とするのは困難である。
抵抗素子を実現した場合、調整端子に印加することので
きる電圧値はラッチアップ等の異常動作を回避するため
正電源の電圧値以上とするのは困難である。
一方ヒューズの切断電圧は、半導体集積回路の電源投入
時や切断時に対し十分余裕のある値とすることが必要で
あり、例えば５Ｖから１０Ｖ位に保つ必要がある。
時や切断時に対し十分余裕のある値とすることが必要で
あり、例えば５Ｖから１０Ｖ位に保つ必要がある。
このようにＭＯＳトランジスタのゲート長の微細化に伴
う電源電圧の低下と、ヒューズ切断電圧の確保を考慮す
ると、従来の半導体集積回路の調整方法では調整不能ま
たは調整歩留りの低下という問題点があった。
う電源電圧の低下と、ヒューズ切断電圧の確保を考慮す
ると、従来の半導体集積回路の調整方法では調整不能ま
たは調整歩留りの低下という問題点があった。
本発明の半導体集積回路の調整方法は、ＭＯＳトランジ
スタでなる電流源素子の第１の端子を第１の電源に接続
し、前記電流源素子の第２の端子を調整端子およびヒュ
ーズの第１の端子に接続し、前記ヒューズの第２の端子
を第２の電源に接続し、第１の電源の電圧値より第２の
電源の電圧値が小さいときには前記調整端子に第２の電
源の電圧値よりも小さな電圧を印加することにより前記
ヒューズを切断し、第１の電源の電圧値より第２の電源
の電圧値が大きいときには前記調整端子に第１の電源の
電圧値よりも大きな電圧を印加することにより前記ヒュ
ーズを切断することを特徴とする。
スタでなる電流源素子の第１の端子を第１の電源に接続
し、前記電流源素子の第２の端子を調整端子およびヒュ
ーズの第１の端子に接続し、前記ヒューズの第２の端子
を第２の電源に接続し、第１の電源の電圧値より第２の
電源の電圧値が小さいときには前記調整端子に第２の電
源の電圧値よりも小さな電圧を印加することにより前記
ヒューズを切断し、第１の電源の電圧値より第２の電源
の電圧値が大きいときには前記調整端子に第１の電源の
電圧値よりも大きな電圧を印加することにより前記ヒュ
ーズを切断することを特徴とする。
本発明の実施例について図面を用いて詳細に説明する。
第１図は、本発明による半導体集積回路の調整方法が適
用された第一の実施例の等価回路説明図である。正電源
端子１に接続されたＰチャネルＭＯＳトランジスタ２お
よび３はカレントミラー回路を構成し、ＰチャネルＭＯ
Ｓトランジスタ２のしきい値電圧と、抵抗４の抵抗値で
決る電流がＰチャネルＭＯＳトランジスタ２に流れる。
ＰチャネルＭＯＳトランジスタ３はカレントミラー回路
として動作し、トランジスタ２および３のチャネル領域
の寸法が同じであれば、ほぼ同じ電流が流れる。
用された第一の実施例の等価回路説明図である。正電源
端子１に接続されたＰチャネルＭＯＳトランジスタ２お
よび３はカレントミラー回路を構成し、ＰチャネルＭＯ
Ｓトランジスタ２のしきい値電圧と、抵抗４の抵抗値で
決る電流がＰチャネルＭＯＳトランジスタ２に流れる。
ＰチャネルＭＯＳトランジスタ３はカレントミラー回路
として動作し、トランジスタ２および３のチャネル領域
の寸法が同じであれば、ほぼ同じ電流が流れる。
ヒューズ６の抵抗値はせいぜい大きくても数百オーム程
度のため調整端子５の電圧はほぼ接地電位となる。この
ため調整端子５に入力が接続されたインバータ８の論理
入力レベルは低レベルとなる。
度のため調整端子５の電圧はほぼ接地電位となる。この
ため調整端子５に入力が接続されたインバータ８の論理
入力レベルは低レベルとなる。
調整端子５に接地電位より低い電圧を印加してヒューズ
６を切断する。すると調整端子５はＰチャネルＭＯＳト
ランジスタ３が導通しているためほぼ正電源電圧まで上
昇し、インバータ８の論理入力レベルは高レベルとな
る。このように調整端子５に接地電位以下の電圧（例え
ば−１０Ｖ）を印加してヒューズ６を切断するため正電
源電圧を５ＶとするとＰチャネルＭＯＳトランジスタ３
のドレイン・ソース間耐圧は１５Ｖ以上にする必要があ
り、通常のＰチャネルＭＯＳトランジスタよりドレイン
・ソース間耐圧を考慮してゲート長Ｌを太めに設定する
か、ＰチャネルＭＯＳトランジスタ３をゲート電極共通
の縦積にした２個のＰチャネルＭＯＳトランジスタを用
いれば良い。
６を切断する。すると調整端子５はＰチャネルＭＯＳト
ランジスタ３が導通しているためほぼ正電源電圧まで上
昇し、インバータ８の論理入力レベルは高レベルとな
る。このように調整端子５に接地電位以下の電圧（例え
ば−１０Ｖ）を印加してヒューズ６を切断するため正電
源電圧を５ＶとするとＰチャネルＭＯＳトランジスタ３
のドレイン・ソース間耐圧は１５Ｖ以上にする必要があ
り、通常のＰチャネルＭＯＳトランジスタよりドレイン
・ソース間耐圧を考慮してゲート長Ｌを太めに設定する
か、ＰチャネルＭＯＳトランジスタ３をゲート電極共通
の縦積にした２個のＰチャネルＭＯＳトランジスタを用
いれば良い。
ここで調整端子５に正電圧（例えば１０Ｖ）を印加する
とＰチャネルＭＯＳトランジスタ３と正電源端子１の間
に存在する寄生ダイオード７が導通してしまい半導体集
積回路がラッチアップしたり、寄生ダイオードが導通の
ため低インピーダンス状態となるためヒューズ６が切断
できない等の不都合が生じる。このような不都合をさけ
るため本発明の第１の実施例の如く調整端子５に接地電
位以下の電圧を印加してヒューズ６を切断するのが有効
である。
とＰチャネルＭＯＳトランジスタ３と正電源端子１の間
に存在する寄生ダイオード７が導通してしまい半導体集
積回路がラッチアップしたり、寄生ダイオードが導通の
ため低インピーダンス状態となるためヒューズ６が切断
できない等の不都合が生じる。このような不都合をさけ
るため本発明の第１の実施例の如く調整端子５に接地電
位以下の電圧を印加してヒューズ６を切断するのが有効
である。
第２図は、本発明による半導体集積回路の調整方法が適
用された第２の実施例の等価回路説明図である。第２図
において、第１図と同じ個所は同じ番号で用いている。
用された第２の実施例の等価回路説明図である。第２図
において、第１図と同じ個所は同じ番号で用いている。
第２図と第１図の相異点はヒューズ６が接地電位より正
電源端子１側に移動したことにある。これに伴ないカレ
ントミラー回路を構成するＮチャネルＭＯＳトランジス
タ１２および１３と電流を決定する抵抗４の接続が変更
されている。
電源端子１側に移動したことにある。これに伴ないカレ
ントミラー回路を構成するＮチャネルＭＯＳトランジス
タ１２および１３と電流を決定する抵抗４の接続が変更
されている。
第１の実施例と同様にヒューズ６の切断を考える。調整
端子５には正電源端子１（例えば５Ｖ）に対して正電圧
（例えば１５Ｖ）を印加しヒューズ６の両端に１０Ｖを
印加して切断することになる。このときＮチャネルＭＯ
Ｓトランジスタはドレイン・ソース間電圧は１５Ｖかか
るため耐圧に注意してトランジスタのＬ寸法を決定する
か２個のＮチャネルＭＯＳトランジスタの縦積み構成等
にすることが必要である。
端子５には正電源端子１（例えば５Ｖ）に対して正電圧
（例えば１５Ｖ）を印加しヒューズ６の両端に１０Ｖを
印加して切断することになる。このときＮチャネルＭＯ
Ｓトランジスタはドレイン・ソース間電圧は１５Ｖかか
るため耐圧に注意してトランジスタのＬ寸法を決定する
か２個のＮチャネルＭＯＳトランジスタの縦積み構成等
にすることが必要である。
第２図の回路において調整端子５の電圧を接地電位以下
に印加してヒューズ６の切断を試みると寄生ダイオード
１７が導通してしまい半導体集積回路がラッチアップし
たり、ヒューズ６の切断が寄生ダイオード１７の導通に
より不可能になることがある。
に印加してヒューズ６の切断を試みると寄生ダイオード
１７が導通してしまい半導体集積回路がラッチアップし
たり、ヒューズ６の切断が寄生ダイオード１７の導通に
より不可能になることがある。
なお本発明の第１および第２の実施例は一例を示したも
のであり高抵抗素子としてどのような定電流源を用いて
もよい。
のであり高抵抗素子としてどのような定電流源を用いて
もよい。
以上説明したように本発明は、半導体集積回路の調整方
法として寄生ダイオードが非導通となるようなヒューズ
切断電圧を調整端子に印加することにより、半導体集積
回路をラッチアップさせずなおかつヒューズを安定に切
断できるとともに電源投入切断時に不必要なヒューズが
切断されないような余裕を得られる効果がある。
法として寄生ダイオードが非導通となるようなヒューズ
切断電圧を調整端子に印加することにより、半導体集積
回路をラッチアップさせずなおかつヒューズを安定に切
断できるとともに電源投入切断時に不必要なヒューズが
切断されないような余裕を得られる効果がある。
第１図は本発明の第１の実施例の等価回路説明図、第２
図は第２の実施例の等価回路説明図である。 １……正電源端子、２，３……ＰチャネルＭＯＳトラン
ジスタ、４……抵抗、５……調整端子、６……ヒュー
ズ、７，１７……寄生ダイオード、８……インバータ、
１２，１３……ＮチャネルＭＯＳトランジスタ。
図は第２の実施例の等価回路説明図である。 １……正電源端子、２，３……ＰチャネルＭＯＳトラン
ジスタ、４……抵抗、５……調整端子、６……ヒュー
ズ、７，１７……寄生ダイオード、８……インバータ、
１２，１３……ＮチャネルＭＯＳトランジスタ。
Claims (1)
- 【請求項１】ＭＯＳトランジスタでなる電流源素子の第
１の端子を第１の電源に接続し、前記電流源素子の第２
の端子を調整端子およびヒューズの第１の端子に接続
し、前記ヒューズの第２の端子を第２の電源に接続し、
第１の電源の電圧値より第２の電源の電圧値が小さいと
きには前記調整端子に第２の電源の電圧値よりも小さな
電圧を印加することにより前記ヒューズを切断し、第１
の電源の電圧値より第２の電源の電圧値が大きいときに
は前記調整端子に第１の電源の電圧値よりも大きな電圧
を印加することにより前記ヒューズを切断することを特
徴とする半導体修正回路の調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255879A JPH0620100B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体集積回路の調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255879A JPH0620100B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体集積回路の調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62115742A JPS62115742A (ja) | 1987-05-27 |
| JPH0620100B2 true JPH0620100B2 (ja) | 1994-03-16 |
Family
ID=17284831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255879A Expired - Lifetime JPH0620100B2 (ja) | 1985-11-14 | 1985-11-14 | 半導体集積回路の調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620100B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59126651A (ja) * | 1983-01-10 | 1984-07-21 | Mitsubishi Electric Corp | 冗長回路におけるプログラム回路装置 |
| US4613959A (en) * | 1984-01-06 | 1986-09-23 | Thomson Components-Mostek Corportion | Zero power CMOS redundancy circuit |
-
1985
- 1985-11-14 JP JP60255879A patent/JPH0620100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62115742A (ja) | 1987-05-27 |
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