JPH0620107B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0620107B2 JPH0620107B2 JP60212825A JP21282585A JPH0620107B2 JP H0620107 B2 JPH0620107 B2 JP H0620107B2 JP 60212825 A JP60212825 A JP 60212825A JP 21282585 A JP21282585 A JP 21282585A JP H0620107 B2 JPH0620107 B2 JP H0620107B2
- Authority
- JP
- Japan
- Prior art keywords
- peripheral
- peripheral block
- chip
- block
- bonding pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はセミカスタムＬＳＩに関し、特に、電源や入出
力等の周辺ブロックに関する。
力等の周辺ブロックに関する。
〔従来の技術〕 従来、スタンダードセル方式ＬＳＩやゲートアレイＬＳ
Ｉ等のセミカスタムＬＳＩにおいて、電源や入出力など
の周辺ブロックは、第４図の様にタテとヨコが同じ寸法
のものが四辺に規則正しく、あるいは第５図の様にまば
らに同一方向に並べられていた。
Ｉ等のセミカスタムＬＳＩにおいて、電源や入出力など
の周辺ブロックは、第４図の様にタテとヨコが同じ寸法
のものが四辺に規則正しく、あるいは第５図の様にまば
らに同一方向に並べられていた。
上述した従来のセミカスタムＬＳＩは、今後増々、多品
種化開発期間の短縮化、限られたチップ・サイズに対す
るより高集積化が要求されている。ところが、ＬＳＩを
試作・製造する側はこの様な多様な要求に対応するため
には、資材から製造ラインにわたって相当の工数と資本
が必要となる。特にＬＳＩの組立関係が多様な対応を要
求されている。例えば、第５図の様な疎ばらに配置され
た周辺ブロックのチップの場合、ウェーハから良品チッ
プをテスターで選ぶブローブカードも多種類用意しなけ
ればならないし、またパッケージも同様に多種類用意す
る必要がある。さらにそれらを在庫するための場所が膨
大となり、管理も大変となる。一方、第４図の様に周辺
ブロックを四辺を規則正しく並べておけば、ブローブカ
ード等を多種類用意する問題は多少軽減されるが、使用
しないブロックを配置しておくため無駄なスペースを必
要とし、より高集積・高密度化したいという場合に欠点
がある。
種化開発期間の短縮化、限られたチップ・サイズに対す
るより高集積化が要求されている。ところが、ＬＳＩを
試作・製造する側はこの様な多様な要求に対応するため
には、資材から製造ラインにわたって相当の工数と資本
が必要となる。特にＬＳＩの組立関係が多様な対応を要
求されている。例えば、第５図の様な疎ばらに配置され
た周辺ブロックのチップの場合、ウェーハから良品チッ
プをテスターで選ぶブローブカードも多種類用意しなけ
ればならないし、またパッケージも同様に多種類用意す
る必要がある。さらにそれらを在庫するための場所が膨
大となり、管理も大変となる。一方、第４図の様に周辺
ブロックを四辺を規則正しく並べておけば、ブローブカ
ード等を多種類用意する問題は多少軽減されるが、使用
しないブロックを配置しておくため無駄なスペースを必
要とし、より高集積・高密度化したいという場合に欠点
がある。
本発明は上に述べたような、多品種化に伴い高積化と組
立上で起る問題点を解消するため、セミカスタムＬＳＩ
の電源や入出力等の周辺ブロックにおいて、その１つの
ブロックに複数のボンディング・パッドを持たせ、かつ
ボンディング・パッド間が一定間隔で配置されたブロッ
クと従来同様の１ブロック当り１ボンディング・パッド
のブロックが、ＬＳＩのチップ上に混在させることによ
り、組立における多品種化をより共通化し種類を減ら
し、さらにチップサイズ内のゲートやメモリ容量をより
増やすことを目的とした半導体装置である。
立上で起る問題点を解消するため、セミカスタムＬＳＩ
の電源や入出力等の周辺ブロックにおいて、その１つの
ブロックに複数のボンディング・パッドを持たせ、かつ
ボンディング・パッド間が一定間隔で配置されたブロッ
クと従来同様の１ブロック当り１ボンディング・パッド
のブロックが、ＬＳＩのチップ上に混在させることによ
り、組立における多品種化をより共通化し種類を減ら
し、さらにチップサイズ内のゲートやメモリ容量をより
増やすことを目的とした半導体装置である。
すなわち、本発明による半導体装置は、夫々が長方形の
複数の周辺ブロックが半導体チップの各辺に沿って互い
に隣接して設けられており、これら複数の周辺ブロック
は前記半導体チップの各辺に対し縦置きに配置されたも
のと横置きに配置されたものとを混在しており、かつ横
置きに配置された周辺ブロックは夫々一定間隔で配置さ
れた複数のボンディング・パッドを有し、一方縦置きに
配置された周辺ブロックは単数のボンディング・パッド
を有している。これによって、半導体チップの各辺に沿
ってボンディング・パッドの配置については第４図のも
のと同様になり、一方、横置き配置の周辺ブロックの存
在によりその分内部領域のスペースが増加し、その増加
したスペースを内部素子形成領域に割り当てることがで
きる。
複数の周辺ブロックが半導体チップの各辺に沿って互い
に隣接して設けられており、これら複数の周辺ブロック
は前記半導体チップの各辺に対し縦置きに配置されたも
のと横置きに配置されたものとを混在しており、かつ横
置きに配置された周辺ブロックは夫々一定間隔で配置さ
れた複数のボンディング・パッドを有し、一方縦置きに
配置された周辺ブロックは単数のボンディング・パッド
を有している。これによって、半導体チップの各辺に沿
ってボンディング・パッドの配置については第４図のも
のと同様になり、一方、横置き配置の周辺ブロックの存
在によりその分内部領域のスペースが増加し、その増加
したスペースを内部素子形成領域に割り当てることがで
きる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のチップ図である。本チップ
は２個のＲＡＭ（１，２）と２個のＲＯＭ（３，４）さ
らにランダム・ロジック部分(5)とチップ周辺におかれ
た周辺ブロック部分（６，7,8,９，１０，１１，１２）
から成り立っている。この周辺ブロックは、本発明の複
数のボンディング・パッドのある周辺ブロック部分
（７，１０）と従来と同様の１個のボンディング・パッ
ドの周辺ブロック部分（６，８，９，１１，１２）がチ
ップ各辺で混在して配置されたり、あるいは一辺が同一
の周辺ブロックで規制正しく置かれたりしている。
は２個のＲＡＭ（１，２）と２個のＲＯＭ（３，４）さ
らにランダム・ロジック部分(5)とチップ周辺におかれ
た周辺ブロック部分（６，7,8,９，１０，１１，１２）
から成り立っている。この周辺ブロックは、本発明の複
数のボンディング・パッドのある周辺ブロック部分
（７，１０）と従来と同様の１個のボンディング・パッ
ドの周辺ブロック部分（６，８，９，１１，１２）がチ
ップ各辺で混在して配置されたり、あるいは一辺が同一
の周辺ブロックで規制正しく置かれたりしている。
各周辺ブロックは第１図より明らかなとおり長方形とな
っており、複数のボンディング・パッドを有する各周辺
ブロックはチップの辺に対し横置きに配置され、一方単
数のボンディング・パッドを有する周辺ブロックはチッ
プの辺に対し縦置きに配置されている。
っており、複数のボンディング・パッドを有する各周辺
ブロックはチップの辺に対し横置きに配置され、一方単
数のボンディング・パッドを有する周辺ブロックはチッ
プの辺に対し縦置きに配置されている。
第２図は横置きに配置された周辺ブロックを示してい
る。この周辺ブロックに２個のボンディング・パッド
（１３，１４）があり、その間に電源や入出力等の回路
部分（15）がある。２小あるボンディング・パッドはど
ちらか一方を電源や入出力信号パッドとして使い、片方
は空パッドとして使ったり、両方のパッドを１つの信号
ラインとして使うことができる。本図ではボンディング
・パッドの数が２個の場合を示したが３個以上の場合も
同様な考え方で適応できる。第３図は縦置きに配置され
た周辺ブロックであり、従来と同様の１つの周辺ブロッ
クに１つのボンディング・パッド（１６）と第３図と同
機能の電源や入出力等の回路部分（１７）がある例であ
る。
る。この周辺ブロックに２個のボンディング・パッド
（１３，１４）があり、その間に電源や入出力等の回路
部分（15）がある。２小あるボンディング・パッドはど
ちらか一方を電源や入出力信号パッドとして使い、片方
は空パッドとして使ったり、両方のパッドを１つの信号
ラインとして使うことができる。本図ではボンディング
・パッドの数が２個の場合を示したが３個以上の場合も
同様な考え方で適応できる。第３図は縦置きに配置され
た周辺ブロックであり、従来と同様の１つの周辺ブロッ
クに１つのボンディング・パッド（１６）と第３図と同
機能の電源や入出力等の回路部分（１７）がある例であ
る。
第４図は第１図と類似の構成になっており２個のＲＡＭ
（１８，１９）と２個のＲＯＭ（２０，２１）、それに
ランダム・ロジック部分（２２）と第３図の従来の周辺
ブロック（２３，２４，２５，２６）を規則正しくチッ
プ周辺に配列した例である。第４図と第１図の相違は、
第１図では横置きに配置された周辺ブロックを有し、か
つこの周辺ブロックが複数のボンディング・パッドを有
していることである。かかる横置き配置の周辺ブロック
の存在により、その分内部領域として割り当てられるス
ペースが増大している。この結果、第１図と第４図との
対比から明らかなとおり、第１図ではＲＡＭ部分(1)の
容量が増加しており、またランダムロジック部分(5)の
ゲート数が増加している。一方、ボンディング・パッド
の数とその位置は第１図と第４図では変っていないこと
を示している。
（１８，１９）と２個のＲＯＭ（２０，２１）、それに
ランダム・ロジック部分（２２）と第３図の従来の周辺
ブロック（２３，２４，２５，２６）を規則正しくチッ
プ周辺に配列した例である。第４図と第１図の相違は、
第１図では横置きに配置された周辺ブロックを有し、か
つこの周辺ブロックが複数のボンディング・パッドを有
していることである。かかる横置き配置の周辺ブロック
の存在により、その分内部領域として割り当てられるス
ペースが増大している。この結果、第１図と第４図との
対比から明らかなとおり、第１図ではＲＡＭ部分(1)の
容量が増加しており、またランダムロジック部分(5)の
ゲート数が増加している。一方、ボンディング・パッド
の数とその位置は第１図と第４図では変っていないこと
を示している。
第５図は第４図と類似の構成になっており、２個のＲＡ
Ｍ（２７，２８）と２個のＲＯＭ(29,30)、それにランダ
ム・ロジック部（31）とチップ周辺に疎ばらに配置され
たボンディング・パッドが１個の周辺ブロック部分（3
2，33，34，35）からなっている。
Ｍ（２７，２８）と２個のＲＯＭ(29,30)、それにランダ
ム・ロジック部（31）とチップ周辺に疎ばらに配置され
たボンディング・パッドが１個の周辺ブロック部分（3
2，33，34，35）からなっている。
第５図と第４図の相違は周辺ブロックを規則正しく配置
するか、疎ばらに配置するかの点であるが、第５図の様
に置ばらに配置すると、各セミカスタムＬＳＩ毎にプロ
ープカードや組立用のリードフレームを用意する必要が
あり、ＬＳＩ製造の後工程が煩雑になる。
するか、疎ばらに配置するかの点であるが、第５図の様
に置ばらに配置すると、各セミカスタムＬＳＩ毎にプロ
ープカードや組立用のリードフレームを用意する必要が
あり、ＬＳＩ製造の後工程が煩雑になる。
以上説明したように本発明は、複数のボンディング・パ
ッドを有し横置き配置の周辺ブロックと、従来と同様の
１つのボンディング・パッドを有し縦置き配置の周辺ブ
ロックをチップ周辺に混在して配置することにより次の
様な効果を得ることができる。
ッドを有し横置き配置の周辺ブロックと、従来と同様の
１つのボンディング・パッドを有し縦置き配置の周辺ブ
ロックをチップ周辺に混在して配置することにより次の
様な効果を得ることができる。
(1) ボンディング・パッドがチップ周辺に規則正しく
配列されるので、プローブ・カードの共通化とリードフ
レーム等の組立での共通化を測ることができるため、大
幅な工数削減と資材の多品種在庫が軽減され、より少量
の在庫で済むこと等により大幅なコスト・ダウンを行う
ことができる。
配列されるので、プローブ・カードの共通化とリードフ
レーム等の組立での共通化を測ることができるため、大
幅な工数削減と資材の多品種在庫が軽減され、より少量
の在庫で済むこと等により大幅なコスト・ダウンを行う
ことができる。
(2) 周辺チップのエリアを少なくすることができるた
め、より高集積化する場合、限られたスペースにゲート
部分を増やしたり、メモリ部分を増やしたりすることが
容易となる。
め、より高集積化する場合、限られたスペースにゲート
部分を増やしたり、メモリ部分を増やしたりすることが
容易となる。
(3) １つのＬＳＩに２〜３種類の周辺ブロックを使っ
てＬＳＩを構成できるためマスク・レイアウトするとき
のＣＡＤソフトウェアの配置・配線のアルゴリズムも簡
素化できる。
てＬＳＩを構成できるためマスク・レイアウトするとき
のＣＡＤソフトウェアの配置・配線のアルゴリズムも簡
素化できる。
第１図は本発明のセミカスタムＬＳＩのチップ図であ
る。 第２図は本発明の複数のボンディング・パッドを持った
周辺ブロックの一つの例である。第３図は従来からある
ボンディング・パッドが１つの周辺ブロックの例であ
る。第４図は第３図の周辺ブロックを使った従来からあ
るセミカスタムＬＳＩのチップ図の一つの例である。第
５図は第３図の周辺ブロックを使った従来からあるセミ
カスタムＬＳＩのチップ図の一つの例である。 １……ＲＡＭブロック部分、２……ＲＡＭブロック部
分、３……ＲＯＭブロック部分、４……ＲＯＭブロック
部分、５……ランダム・ロジック部分、６……周辺ブロ
ック部分、７……周辺ブロック部分、８……周辺ブロッ
ク部分、９……周辺ブロック部分、１０……周辺ブロッ
ク部分、１１……周辺ブロック部分、１２……周辺ブロ
ック部分、１３……ボンディング・パッド、１４……ボ
ンディング・パッド、１５……電源や入出力等回路部
分、１６……ボンディング・パッド、１７……電源や入
出力等回路部分、１８……ＲＡＭブロック部、１９……
ＲＡＭブロック部、２０……ＲＯＭブロック部、２１…
…ＲＯＭブロック部、２２……ランダム・ロジック部、
２３……周辺ブロック部、２４……周辺ブロック部、２
５……周辺ブロック部、２６……周辺ブロック部、２７
……ＲＡＭブロック部、２８……ＲＡＭブロック部、２
９……ＲＯＭブロック部、３０……ＲＯＭブロック部、
３１……ランダム・ロジック部、３２……周辺ブロック
部、３３……周辺ブロック部、３４……周辺ブロック
部、３５……周辺ブロック部。
る。 第２図は本発明の複数のボンディング・パッドを持った
周辺ブロックの一つの例である。第３図は従来からある
ボンディング・パッドが１つの周辺ブロックの例であ
る。第４図は第３図の周辺ブロックを使った従来からあ
るセミカスタムＬＳＩのチップ図の一つの例である。第
５図は第３図の周辺ブロックを使った従来からあるセミ
カスタムＬＳＩのチップ図の一つの例である。 １……ＲＡＭブロック部分、２……ＲＡＭブロック部
分、３……ＲＯＭブロック部分、４……ＲＯＭブロック
部分、５……ランダム・ロジック部分、６……周辺ブロ
ック部分、７……周辺ブロック部分、８……周辺ブロッ
ク部分、９……周辺ブロック部分、１０……周辺ブロッ
ク部分、１１……周辺ブロック部分、１２……周辺ブロ
ック部分、１３……ボンディング・パッド、１４……ボ
ンディング・パッド、１５……電源や入出力等回路部
分、１６……ボンディング・パッド、１７……電源や入
出力等回路部分、１８……ＲＡＭブロック部、１９……
ＲＡＭブロック部、２０……ＲＯＭブロック部、２１…
…ＲＯＭブロック部、２２……ランダム・ロジック部、
２３……周辺ブロック部、２４……周辺ブロック部、２
５……周辺ブロック部、２６……周辺ブロック部、２７
……ＲＡＭブロック部、２８……ＲＡＭブロック部、２
９……ＲＯＭブロック部、３０……ＲＯＭブロック部、
３１……ランダム・ロジック部、３２……周辺ブロック
部、３３……周辺ブロック部、３４……周辺ブロック
部、３５……周辺ブロック部。
Claims (1)
- 【請求項１】夫々が長方形の複数の周辺ブロックが半導
体チップの各辺に沿って互いに隣接して設けられた半導
体装置において、前記複数の周辺ブロックは前記半導体
チップの各辺に対し縦置きに配置されたものと横置きに
配置されたものとを混在しており、かつ横置きに配置さ
れた周辺ブロックは夫々一定間隔で配置された複数のボ
ンディング・パッドを有し、縦置きに配置された周辺ブ
ロックは単数のボンディング・パッドを有していること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212825A JPH0620107B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60212825A JPH0620107B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6272156A JPS6272156A (ja) | 1987-04-02 |
| JPH0620107B2 true JPH0620107B2 (ja) | 1994-03-16 |
Family
ID=16628979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60212825A Expired - Lifetime JPH0620107B2 (ja) | 1985-09-25 | 1985-09-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620107B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191224A (en) * | 1987-04-22 | 1993-03-02 | Hitachi, Ltd. | Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein |
| US5162893A (en) * | 1988-05-23 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
-
1985
- 1985-09-25 JP JP60212825A patent/JPH0620107B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6272156A (ja) | 1987-04-02 |
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