JPH0620141B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
- Publication number
- JPH0620141B2 JPH0620141B2 JP60064426A JP6442685A JPH0620141B2 JP H0620141 B2 JPH0620141 B2 JP H0620141B2 JP 60064426 A JP60064426 A JP 60064426A JP 6442685 A JP6442685 A JP 6442685A JP H0620141 B2 JPH0620141 B2 JP H0620141B2
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- Japan
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- electrode
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型ＭＯＳＦＥＴに関する。
近年、電力用スイッチング素子として、ＤＳＡ（Ｄiffu
sion Ｓelf Ａlign）法によりソース及びチャネル領
域を形成するパワーＭＯＳＦＥＴが市場に現われてい
る。しかしこの素子は１０００Ｖ以上の高耐圧ではオン
抵抗が高くなってしまい、大電流を流すことが難しい。
これに代わる有力な素子として、ドレイン領域にソース
とは逆の導電型層を設けることにより高抵抗層に導電変
調を起こさせてオン抵抗を下げるようにした、いわゆる
導電変調型ＭＯＳＦＥＴが知られている。
sion Ｓelf Ａlign）法によりソース及びチャネル領
域を形成するパワーＭＯＳＦＥＴが市場に現われてい
る。しかしこの素子は１０００Ｖ以上の高耐圧ではオン
抵抗が高くなってしまい、大電流を流すことが難しい。
これに代わる有力な素子として、ドレイン領域にソース
とは逆の導電型層を設けることにより高抵抗層に導電変
調を起こさせてオン抵抗を下げるようにした、いわゆる
導電変調型ＭＯＳＦＥＴが知られている。
この様な導電変調型ＭＯＳＦＥＴの基本構造を第７図に
示す。１１はドレイン層となるｐ＋型Ｓｉ基板であり、
この上に低不純物濃度の高抵抗ｎ−型層１２が形成さ
れ、このｎ−型層の表面にＤＳＡ法によりｐ型ベース層
１３とｎ＋型ソース層１４が形成されている。即ちｐ型
ベース層１３を拡散形成した拡散窓をそのままｎ＋型ソ
ース層１４の拡散窓の一部として用いて二重拡散するこ
とにより、ｐ型ベース層１３に自己整合的にチャネル領
域１９を残した状態でｎ＋型ソース層１４が形成され
る。そしてチャネル領域１９上にはゲート絶縁膜１５を
介してゲート電極１６が形成され、ソース層１４上には
ベース層１３に同時にオーミック接触するソース電極１
７が形成される。基板１１の裏面にはドレイン電極１８
が形成されている。
示す。１１はドレイン層となるｐ＋型Ｓｉ基板であり、
この上に低不純物濃度の高抵抗ｎ−型層１２が形成さ
れ、このｎ−型層の表面にＤＳＡ法によりｐ型ベース層
１３とｎ＋型ソース層１４が形成されている。即ちｐ型
ベース層１３を拡散形成した拡散窓をそのままｎ＋型ソ
ース層１４の拡散窓の一部として用いて二重拡散するこ
とにより、ｐ型ベース層１３に自己整合的にチャネル領
域１９を残した状態でｎ＋型ソース層１４が形成され
る。そしてチャネル領域１９上にはゲート絶縁膜１５を
介してゲート電極１６が形成され、ソース層１４上には
ベース層１３に同時にオーミック接触するソース電極１
７が形成される。基板１１の裏面にはドレイン電極１８
が形成されている。
この導電変調型ＭＯＳＦＥＴでは、ソース層１４からチ
ャネル領域１９を通ってｎ−型層１２に注入される電子
電流に対して、ｐ＋型基板１１から正孔注入が起り、こ
の結果ｎ−型層１２には多量のキャリア蓄積による導電
変調が起こる。ｎ−型層１２に注入された正孔電流はｐ
型ベース層１３のソース層１４直下を通り、ソース電極
１７へ抜ける。
ャネル領域１９を通ってｎ−型層１２に注入される電子
電流に対して、ｐ＋型基板１１から正孔注入が起り、こ
の結果ｎ−型層１２には多量のキャリア蓄積による導電
変調が起こる。ｎ−型層１２に注入された正孔電流はｐ
型ベース層１３のソース層１４直下を通り、ソース電極
１７へ抜ける。
この構造はサイリスタと似ているが、サイリスタ動作は
しない。ソース電極１７がベース層１３とソース層１４
を短絡してサイリスタ動作を阻止しており、ゲート・ソ
ース間電圧を零とすれば素子はターンオフする。またこ
の構造は従来のパワーＭＯＳＦＥＴとも似ているが、ド
レイン領域にパワーＭＯＳＦＥＴとは逆の導電型層を設
けてバイポーラ動作を行わせている点で異なる。
しない。ソース電極１７がベース層１３とソース層１４
を短絡してサイリスタ動作を阻止しており、ゲート・ソ
ース間電圧を零とすれば素子はターンオフする。またこ
の構造は従来のパワーＭＯＳＦＥＴとも似ているが、ド
レイン領域にパワーＭＯＳＦＥＴとは逆の導電型層を設
けてバイポーラ動作を行わせている点で異なる。
この導電変調型ＭＯＳＦＥＴでは、高耐圧化した場合に
も、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果
として十分低いオン抵抗が得られる。
も、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果
として十分低いオン抵抗が得られる。
しかしながらこの導電変調型ＭＯＳＦＥＴにも未だ問題
がある。即ち素子を流れる電流が大きくなると、ソース
層１４下の横方向抵抗による電圧降下が大きくなる。そ
してｐ型ベース層１３とｎ＋型ソース層１４の間が順方
向バイアスされるようになるとサイリスタ動作に入り、
ゲート・ソース間電圧を零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
がある。即ち素子を流れる電流が大きくなると、ソース
層１４下の横方向抵抗による電圧降下が大きくなる。そ
してｐ型ベース層１３とｎ＋型ソース層１４の間が順方
向バイアスされるようになるとサイリスタ動作に入り、
ゲート・ソース間電圧を零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
この問題を解決するために従来は、第８図に示すよう
に、深いｐ＋型層２０を拡散形成して、ｐ型ベース層１
３の抵抗を下げることが行われている。しかしこの方法
だけでは、十分高い電流密度までラッチアップ現象を防
ぐことはできない。
に、深いｐ＋型層２０を拡散形成して、ｐ型ベース層１
３の抵抗を下げることが行われている。しかしこの方法
だけでは、十分高い電流密度までラッチアップ現象を防
ぐことはできない。
本発明は上記した点に鑑みなされたもので、効果的に大
電流領域までラッチアップ現象を生じないようにした導
電変調型ＭＯＳＦＥＴを提供することを目的とする。
電流領域までラッチアップ現象を生じないようにした導
電変調型ＭＯＳＦＥＴを提供することを目的とする。
本発明は、第１導電型ドレイン層の上に第２導電型の高
抵抗層を有し、この高抵抗層にＤＳＡ法により第１導電
型ベース層とその表面に第２導電型ソース層が形成され
る導電変調型ＭＯＳＦＥＴにおいて、ドレイン側からベ
ース層に注入されるキャリアの内ソース層下を通る成分
を少なくして、ソース層下の横方向抵抗による電圧降下
を小さくし、もって大電流領域までラッチアップを生じ
ないようにする。このようにソース層下を通る電流成分
を少なくするために本発明では、複数のベース層の内に
ソース層を形成しないベース層を設け、このようなベー
ス層上に補助電極を設けて、この補助電極から高抵抗層
内の過剰なキャリアを排出し、ソース層の形成されたベ
ース層へ流入するキャリアの量を少なくする。ところで
この様な構成とすると、ラッチアップする時の電流密度
を増大させることができるが、スイッチング時でない定
常のオン状態の時もソース層のないベース層から電流が
流出し、高抵抗層に蓄積する過剰キャリア量を少なくし
てしまい、順方向電圧降下が少し高くなる。これを避け
るためには、キャリアがソース層のないベース素子から
補助電極を介してソース電極へ抜ける時にｐｎ接合やシ
ョットキー障壁を通過するように構成することが有効で
ある。このようにすれば、定常状態ではこのバリアのた
めキャリアの流れが少なくなるので、オン電圧低下は防
止される。過剰キャリアを収集するための上述の補助電
極は、ソース電極ではなくゲート電極に接続してもよ
い。
抵抗層を有し、この高抵抗層にＤＳＡ法により第１導電
型ベース層とその表面に第２導電型ソース層が形成され
る導電変調型ＭＯＳＦＥＴにおいて、ドレイン側からベ
ース層に注入されるキャリアの内ソース層下を通る成分
を少なくして、ソース層下の横方向抵抗による電圧降下
を小さくし、もって大電流領域までラッチアップを生じ
ないようにする。このようにソース層下を通る電流成分
を少なくするために本発明では、複数のベース層の内に
ソース層を形成しないベース層を設け、このようなベー
ス層上に補助電極を設けて、この補助電極から高抵抗層
内の過剰なキャリアを排出し、ソース層の形成されたベ
ース層へ流入するキャリアの量を少なくする。ところで
この様な構成とすると、ラッチアップする時の電流密度
を増大させることができるが、スイッチング時でない定
常のオン状態の時もソース層のないベース層から電流が
流出し、高抵抗層に蓄積する過剰キャリア量を少なくし
てしまい、順方向電圧降下が少し高くなる。これを避け
るためには、キャリアがソース層のないベース素子から
補助電極を介してソース電極へ抜ける時にｐｎ接合やシ
ョットキー障壁を通過するように構成することが有効で
ある。このようにすれば、定常状態ではこのバリアのた
めキャリアの流れが少なくなるので、オン電圧低下は防
止される。過剰キャリアを収集するための上述の補助電
極は、ソース電極ではなくゲート電極に接続してもよ
い。
本発明によれば、簡単かつ効果的に導電変調型ＭＯＳＦ
ＥＴのラッチアップ現象を抑制することができ、大電流
または動作する導電変調型ＭＯＳＦＥＴが得られる。
ＥＴのラッチアップ現象を抑制することができ、大電流
または動作する導電変調型ＭＯＳＦＥＴが得られる。
以下本発明の実施例を説明する。
第１図は一実施例の導電変調型ＭＯＳＦＥＴの断面図で
ある。第７図及び第８図と対応する部分にはそれらと同
一符号を付してある。これを製造工程に従って説明す
る。ドレイン層となるｐ＋型Ｓｉ基板１１を用意し、こ
れにエピタキシャル成長により低不純物濃度で比抵抗５
０Ω・cm以上の高抵抗ｎ−型層１２を１００μｍ程度形
成する。次にこのｎ−型層１２の表面を酸化してゲート
酸化膜１５を形成し、その上に５０００Åの多結晶Ｓｉ
膜によるゲート電極１６を形成する。この後ゲート電極
１６をマスクとしてボロンを４μｍ程度拡散してｐ型ベ
ース層１３（１３１，１３２，…）を形成する。次いで
ゲート電極１６による拡散窓の中にソース形成用の開口
を持つ酸化膜（図示せず）を形成し、この酸化膜とゲー
ト電極１６をマスクとしてソース層形成のためのドーズ
量５×１０１５／cm2のＡｓイオン注入を行ない、熱処
理してｎ＋型ソース層１４を形成する。図では二個のベ
ース層１３１，１３２の内一方１３１にはソース層１４
を形成し、他方１３２にはソース層を形成しない。即ち
複数個のベース層のうち、所定個数のベース層にはソー
ス層を形成し、他のベース層にはソース層を形成しない
ようにする。この後ベース層１３内に高濃度のｐ＋型層
２０を形成し、ソース層１４が形成されたベース層１３
１にはソース層１４とベース層１３１の両方にオーミッ
ク接触するソース電極１７１を形成し、ソース層のない
ベース層１３２にはこれにオーミック接触する，過剰キ
ャリア排出のための補助電極１７２を形成する。補助電
極１７２はソース電極１７１に接続される。基板１１の
裏面にはＶ−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極１
８を形成する。これにより、チャネル領域１９（１
９１，１９２，…）は、ＭＯＳＦＥＴ動作をする実効的
チャネル領域１９１と、ソース層がないためにＭＯＳＦ
ＥＴ動作をしない部分１９２とが規則性をもって配列さ
れた状態となる。
ある。第７図及び第８図と対応する部分にはそれらと同
一符号を付してある。これを製造工程に従って説明す
る。ドレイン層となるｐ＋型Ｓｉ基板１１を用意し、こ
れにエピタキシャル成長により低不純物濃度で比抵抗５
０Ω・cm以上の高抵抗ｎ−型層１２を１００μｍ程度形
成する。次にこのｎ−型層１２の表面を酸化してゲート
酸化膜１５を形成し、その上に５０００Åの多結晶Ｓｉ
膜によるゲート電極１６を形成する。この後ゲート電極
１６をマスクとしてボロンを４μｍ程度拡散してｐ型ベ
ース層１３（１３１，１３２，…）を形成する。次いで
ゲート電極１６による拡散窓の中にソース形成用の開口
を持つ酸化膜（図示せず）を形成し、この酸化膜とゲー
ト電極１６をマスクとしてソース層形成のためのドーズ
量５×１０１５／cm2のＡｓイオン注入を行ない、熱処
理してｎ＋型ソース層１４を形成する。図では二個のベ
ース層１３１，１３２の内一方１３１にはソース層１４
を形成し、他方１３２にはソース層を形成しない。即ち
複数個のベース層のうち、所定個数のベース層にはソー
ス層を形成し、他のベース層にはソース層を形成しない
ようにする。この後ベース層１３内に高濃度のｐ＋型層
２０を形成し、ソース層１４が形成されたベース層１３
１にはソース層１４とベース層１３１の両方にオーミッ
ク接触するソース電極１７１を形成し、ソース層のない
ベース層１３２にはこれにオーミック接触する，過剰キ
ャリア排出のための補助電極１７２を形成する。補助電
極１７２はソース電極１７１に接続される。基板１１の
裏面にはＶ−Ｎｉ−Ａｕ膜の蒸着によりドレイン電極１
８を形成する。これにより、チャネル領域１９（１
９１，１９２，…）は、ＭＯＳＦＥＴ動作をする実効的
チャネル領域１９１と、ソース層がないためにＭＯＳＦ
ＥＴ動作をしない部分１９２とが規則性をもって配列さ
れた状態となる。
この実施例のＭＯＳＦＥＴでは、素子がオンの時にゲー
ト電極１６下に開口するｎ−型層１２からｐ型ベース層
１３に注入される正孔電流のうち、チャネル部分１９２
を通るものはソース層１４の下を通らず補助電極１７２
に流れる。従って従来の構造に比べてソース層１４下で
横方向に流れる正孔の量が減り、大電流までラッチアッ
プ現象を生じない。
ト電極１６下に開口するｎ−型層１２からｐ型ベース層
１３に注入される正孔電流のうち、チャネル部分１９２
を通るものはソース層１４の下を通らず補助電極１７２
に流れる。従って従来の構造に比べてソース層１４下で
横方向に流れる正孔の量が減り、大電流までラッチアッ
プ現象を生じない。
第２図は別の実施例のＭＯＳＦＥＴの断面図を第１図に
対応させて示す。この実施例では、補助電極１７２とソ
ース電極１７１の間に補助電極１７２側をアノードとす
るダイオード２１を接続している。それ以外は第１図と
同じである。
対応させて示す。この実施例では、補助電極１７２とソ
ース電極１７１の間に補助電極１７２側をアノードとす
るダイオード２１を接続している。それ以外は第１図と
同じである。
このように構成すれば、補助電極１７２の電位がソース
電極１７１のそれより高くなり、この補助電極１７２を
介して流出する電流が抑制される。即ち補助電極１７２
を介しての正孔の流出を素子のスイッチング時に限るこ
とができ、素子がオンの定常状態での順方向電圧降下を
増大させることなく、ラッチアップ現象を抑制すること
ができる。
電極１７１のそれより高くなり、この補助電極１７２を
介して流出する電流が抑制される。即ち補助電極１７２
を介しての正孔の流出を素子のスイッチング時に限るこ
とができ、素子がオンの定常状態での順方向電圧降下を
増大させることなく、ラッチアップ現象を抑制すること
ができる。
第３図は更に別の実施例のＭＯＳＦＥＴの断面図であ
る。この実施例では、ソース層のないベース層１３２に
ｐ＋型層を設けず、このベース層１３２と補助電極１７
２の間にショットキー障壁２２を形成している。このシ
ョットキー障壁２２は第２図の実施例のダイオード２１
と同じ働きをし、従って第２図の実施例と同様にオン電
圧の増大をもたらすことなくラッチアップ現象を抑制で
きる、という効果が得られる。
る。この実施例では、ソース層のないベース層１３２に
ｐ＋型層を設けず、このベース層１３２と補助電極１７
２の間にショットキー障壁２２を形成している。このシ
ョットキー障壁２２は第２図の実施例のダイオード２１
と同じ働きをし、従って第２図の実施例と同様にオン電
圧の増大をもたらすことなくラッチアップ現象を抑制で
きる、という効果が得られる。
第４図は第２図の実施例を変形した実施例で、補助電極
１７２をダイオード２１を介してゲート電極１６に接続
している。ゲート電極１６の電位は素子のオン状態では
正であるため、ここからの正孔の流出はなく、またダイ
オード２１が逆バイアスされるのでゲート電流も素子内
に流れ込まない。一方、素子のスイッチングオフ時に
は、ゲート電極１６の電位は零または負になり、補助電
極１７２からダイオード２１を介して過剰な正孔電流が
排出される。従ってこの実施例によっても先の実施例と
同様の効果が得られる。
１７２をダイオード２１を介してゲート電極１６に接続
している。ゲート電極１６の電位は素子のオン状態では
正であるため、ここからの正孔の流出はなく、またダイ
オード２１が逆バイアスされるのでゲート電流も素子内
に流れ込まない。一方、素子のスイッチングオフ時に
は、ゲート電極１６の電位は零または負になり、補助電
極１７２からダイオード２１を介して過剰な正孔電流が
排出される。従ってこの実施例によっても先の実施例と
同様の効果が得られる。
第５図は第３図の実施例を変形した実施例である。この
実施例では、ショットキー障壁２２を形成する補助電極
１７２をゲート電極１６に接続している。この実施例に
よっても先の実施例の説明から明らかなように、オン電
圧の増大を伴うことなくラッチアップ現象を抑制するこ
とができる。
実施例では、ショットキー障壁２２を形成する補助電極
１７２をゲート電極１６に接続している。この実施例に
よっても先の実施例の説明から明らかなように、オン電
圧の増大を伴うことなくラッチアップ現象を抑制するこ
とができる。
第６図は第１図の実施例を変形した実施例である。この
実施例では、補助電極１７２とソース電極１７１の間に
スイッチ素子としてＭＯＳＦＥＴ２３を設けている。こ
のような構成として、ＭＯＳＦＥＴ２３を、素子がオン
の定常状態ではオフとし、素子がスイッチングオフ時に
のみオンとなるように制御する。これにより先の実施例
と同様、オン電圧の増大を伴うことなく、大電流までラ
ッチアップ現象を生じないようにすることができる。
実施例では、補助電極１７２とソース電極１７１の間に
スイッチ素子としてＭＯＳＦＥＴ２３を設けている。こ
のような構成として、ＭＯＳＦＥＴ２３を、素子がオン
の定常状態ではオフとし、素子がスイッチングオフ時に
のみオンとなるように制御する。これにより先の実施例
と同様、オン電圧の増大を伴うことなく、大電流までラ
ッチアップ現象を生じないようにすることができる。
本発明はその他、その趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図は本発明の一実施例の導電変調型ＭＯＳＦＥＴを
示す断面図、第２図は他の実施例の導電変調型ＭＯＳＦ
ＥＴを示す断面図、第３図〜第６図は更に他の実施例の
導電変調型ＭＯＳＦＥＴを示す断面図、第７図及び第８
図は従来の導電変調型ＭＯＳＦＥＴを示す断面図であ
る。 １１……ｐ＋型Ｓｉ基板（ドレイン層）、１２……高抵
抗ｎ−型層、１３（１３１，１３２…）……ｐ型ベース
層、１４……ｎ＋型ソース層、１５……ゲート絶縁膜、
１６……ゲート電極、１７１……ソース電極、１７２…
…補助電極、１８……ドレイン電極、１９（１９１，１
９２，…）……チャネル領域、２０……ｐ＋型層、２１
……ダイオード、２２……ショットキー障壁、２３……
ＭＯＳＦＥＴ（スイッチ素子）。
示す断面図、第２図は他の実施例の導電変調型ＭＯＳＦ
ＥＴを示す断面図、第３図〜第６図は更に他の実施例の
導電変調型ＭＯＳＦＥＴを示す断面図、第７図及び第８
図は従来の導電変調型ＭＯＳＦＥＴを示す断面図であ
る。 １１……ｐ＋型Ｓｉ基板（ドレイン層）、１２……高抵
抗ｎ−型層、１３（１３１，１３２…）……ｐ型ベース
層、１４……ｎ＋型ソース層、１５……ゲート絶縁膜、
１６……ゲート電極、１７１……ソース電極、１７２…
…補助電極、１８……ドレイン電極、１９（１９１，１
９２，…）……チャネル領域、２０……ｐ＋型層、２１
……ダイオード、２２……ショットキー障壁、２３……
ＭＯＳＦＥＴ（スイッチ素子）。
フロントページの続き (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (56)参考文献 特開 昭57−120369（ＪＰ，Ａ)
Claims (8)
- 【請求項１】第１導電型のドレイン層と、このドレイン
層上に連続してある第２導電型の高抵抗層と、この高抵
抗層表面部に拡散形成された第１導電型のベース層と、
このベース層の表面にベース層と自己整合的に拡散形成
された第２導電型のソース層と、このソース層と前記高
抵抗層に挟まれたベース層表面に絶縁膜を介して形成さ
れたゲート電極と、前記ソース層が形成されたベース層
内でソース層とベース層の両方にオーミック接触するよ
うに形成されたソース電極と、ソース層が形成されてい
ない領域でベース層表面に形成された，ドレイン層から
注入されたキャリアによる過剰電流を収集する補助電極
と、前記ドレイン層にオーミック接触するドレイン電極
とを備えたことを特徴とする導電変調型ＭＯＳＦＥＴ。 - 【請求項２】前記補助電極は、ベース層とオーミック接
触し、かつソース電極に接続されている特許請求の範囲
第１項記載の導電変調型ＭＯＳＦＥＴ。 - 【請求項３】前記補助電極は、ベース層とオーミック接
触し、かつ素子のオン状態での電流を抑制するダイオー
ドを介してソース電極と接続されている特許請求の範囲
第１項記載の導電変調型ＭＯＳＦＥＴ。 - 【請求項４】前記補助電極は、ベース層との間でショッ
トキー障壁を形成するものであり、かつソース電極に接
続されている特許請求の範囲第１項記載の導電変調型Ｍ
ＯＳＦＥＴ。 - 【請求項５】前記補助電極は、ベース層とオーミック接
触し、かつ素子のオン状態での電流を抑制するダイオー
ドを介してゲート電極と接続されている特許請求の範囲
第１項記載の導電変調型ＭＯＳＦＥＴ。 - 【請求項６】前記補助電極は、ベース層との間でショッ
トキー障壁を形成するものであり、かつゲート電極と接
続されている特許請求の範囲第１項記載の導電変調型Ｍ
ＯＳＦＥＴ。 - 【請求項７】前記補助電極とソース電極の間に、素子を
オフにする時にオンになるように制御されるスイッチを
有する特許請求の範囲第１項記載の導電変調型ＭＯＳＦ
ＥＴ。 - 【請求項８】前記ベース層は、ソース層が形成された領
域とソース層が形成されていない領域を含む複数領域か
らなる特許請求の範囲第１項記載の導電変調型ＭＯＳＦ
ＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064426A JPH0620141B2 (ja) | 1985-03-28 | 1985-03-28 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60064426A JPH0620141B2 (ja) | 1985-03-28 | 1985-03-28 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222260A JPS61222260A (ja) | 1986-10-02 |
| JPH0620141B2 true JPH0620141B2 (ja) | 1994-03-16 |
Family
ID=13257941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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| JP (1) | JPH0620141B2 (ja) |
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-
1985
- 1985-03-28 JP JP60064426A patent/JPH0620141B2/ja not_active Expired - Lifetime
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