JPH01256172A - 伝導度変調型ｍｏｓｆｅｔの製造方法 - Google Patents
伝導度変調型ｍｏｓｆｅｔの製造方法Info
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- JPH01256172A JPH01256172A JP63084621A JP8462188A JPH01256172A JP H01256172 A JPH01256172 A JP H01256172A JP 63084621 A JP63084621 A JP 63084621A JP 8462188 A JP8462188 A JP 8462188A JP H01256172 A JPH01256172 A JP H01256172A
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- JP
- Japan
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- layer
- conductivity type
- gate
- semiconductor layer
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はたて型の伝導度変調型ＭＯＳＦＥＴ〔以下これ
をＩ Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｓ
ＢｉｐｏｌａｒＴｒａｎｓ ｉｓ ｔｏｒ）と略称する
）を製造する方法に関する。
をＩ Ｇ Ｂ Ｔ （Ｉｎｓｕｌａｔｅｄ Ｇａｔｓ
ＢｉｐｏｌａｒＴｒａｎｓ ｉｓ ｔｏｒ）と略称する
）を製造する方法に関する。
第３図はＩ ＧＢＴの基本的な素子構造を示す断面図で
あり、ここではＮチャネル素子について説明する。第３
図においてＩ ＧＢＴ素子の主要な構成部は符号：頃に
Ｐ″基板１．高抵抗Ｎ−層２．Ｐ゛ウエル３Ｐベース層
４．Ｐ”高不純物濃度［５゜Ｎ゛ソース層６ゲート酸化
膜７．ポリシリコンゲート８．ＰＳＧ絶縁層９．ソース
電極１０．ゲート電極１１．ドレイン電極１２からなり
、記号Ｓはソース、Ｇはゲート＋ Ｄはドレインのそ
れぞれ端子を表わす。
あり、ここではＮチャネル素子について説明する。第３
図においてＩ ＧＢＴ素子の主要な構成部は符号：頃に
Ｐ″基板１．高抵抗Ｎ−層２．Ｐ゛ウエル３Ｐベース層
４．Ｐ”高不純物濃度［５゜Ｎ゛ソース層６ゲート酸化
膜７．ポリシリコンゲート８．ＰＳＧ絶縁層９．ソース
電極１０．ゲート電極１１．ドレイン電極１２からなり
、記号Ｓはソース、Ｇはゲート＋ Ｄはドレインのそ
れぞれ端子を表わす。
第３図のようにＩ ＧＢＴは基本的にはＰＮＰＮの４層
構造となっており、次に等価回路で示した第４図を参照
してその動作を説明する。この回路はＰＮＰトランジス
タ１３とＮＰＮトランジスタ１４が第４図のように接続
されており、抵抗（ＲＰ ）１５を有する。トランジス
タ１４は第３図に示したＮ−層２．Ｐ層４．Ｎ９層６か
らなるＮＰＮ寄生トランジスタに相当する。通常はゲー
ト１６で主電流を制御することができるが、抵抗（ＲＰ
）１５が大きければトランジスタ１４０ベースとエミ
ッタ間に一定電流以上の電位差が生じコレクターエミッ
タ間に電流が流れ、トランジスタ１４が作動するように
なる。その結果ゲート１６を切っても主電流は流れ続け
、遂には素子自体が破壊されることになる。
構造となっており、次に等価回路で示した第４図を参照
してその動作を説明する。この回路はＰＮＰトランジス
タ１３とＮＰＮトランジスタ１４が第４図のように接続
されており、抵抗（ＲＰ ）１５を有する。トランジス
タ１４は第３図に示したＮ−層２．Ｐ層４．Ｎ９層６か
らなるＮＰＮ寄生トランジスタに相当する。通常はゲー
ト１６で主電流を制御することができるが、抵抗（ＲＰ
）１５が大きければトランジスタ１４０ベースとエミ
ッタ間に一定電流以上の電位差が生じコレクターエミッ
タ間に電流が流れ、トランジスタ１４が作動するように
なる。その結果ゲート１６を切っても主電流は流れ続け
、遂には素子自体が破壊されることになる。
この現象をラッチアンプと称しており、Ｉ ＧＢＴを正
常に作動させるためには、このラッチアップ現象を起こ
させないように素子を作製しなければならない。
常に作動させるためには、このラッチアップ現象を起こ
させないように素子を作製しなければならない。
そのため第３図のようにＰ”層５を形成することにより
、ラッチアップが生ずるのを防止しようとすることが知
られている。Ｐ゛層５設ける理由は、第４図における１
５の抵抗Ｒ１を減少させ、この抵抗Ｒ７１５の両端に生
ずる電位差を下げ、寄生トランジスタ１４のエミッター
ベース間の電圧を低くして寄生トランジスタ１４を作動
させないようにするためである。
、ラッチアップが生ずるのを防止しようとすることが知
られている。Ｐ゛層５設ける理由は、第４図における１
５の抵抗Ｒ１を減少させ、この抵抗Ｒ７１５の両端に生
ずる電位差を下げ、寄生トランジスタ１４のエミッター
ベース間の電圧を低くして寄生トランジスタ１４を作動
させないようにするためである。
Ｐ”層５の形成について、さらに第５図に第３図の部分
拡大図を示し、ラッチアンプ防止との関連で説明する。
拡大図を示し、ラッチアンプ防止との関連で説明する。
第５図はＰ”層５の一部とその近傍を示した部分拡大図
であり、第３図と共通部分を同一符号で表わしである。
であり、第３図と共通部分を同一符号で表わしである。
第５図において１７およびその近傍がチャネル形成部分
であり、電子の流れる方向を実線の矢印１８．正孔の流
れを点線の矢印１９で示しである。正札が点線の矢印１
９のルートに沿って流れるとき、その抵抗Ｒ，によって
前述の電位差を生ずることになる。したがってこの電位
差を低く抑えるためには高濃度のＰ”層５をできる限り
チャネル部分１７に近づけるように形成するのがよい、
第５図の■、■、■、■はそれぞれＰ”［５のポリシリ
コンゲート８直下における端末位置を比較するために示
したものであり、以下その位置関係の得失について述べ
る。
であり、電子の流れる方向を実線の矢印１８．正孔の流
れを点線の矢印１９で示しである。正札が点線の矢印１
９のルートに沿って流れるとき、その抵抗Ｒ，によって
前述の電位差を生ずることになる。したがってこの電位
差を低く抑えるためには高濃度のＰ”層５をできる限り
チャネル部分１７に近づけるように形成するのがよい、
第５図の■、■、■、■はそれぞれＰ”［５のポリシリ
コンゲート８直下における端末位置を比較するために示
したものであり、以下その位置関係の得失について述べ
る。
例えば第５図の■までＰ″９９層５散させるとチャネル
自体を潰してしまうことになり、ＭＯＳ動作が不可能と
なる。■の位置までしかＰ”１１５を拡散しないときは
、正孔１９はＰＪ！Ｉ４の抵抗の高い領域を長く通過す
るため電圧降下が大きくなり、したがってラッチアップ
を生じやすい、また通常はＰ゛ウエル３形成しであるこ
とからも、■の位置までのＰ”層５の拡散では効果は薄
い、最も効果的なのは■の位置までＰ″００層５散させ
ることであり、それが理想的であるが、この位置に定め
るための制御が困難である。何らかの原因による位置ず
れが起きやすく、容易に■のような位置まで拡散してし
まう可能性を伴なうので製造プロセス上は安定性に欠け
る０以上のことから、ランチアップ防止のために形成す
るＰ”ＪＩ５のポリシリコンゲート８の下における位置
は■の位置まで拡散形成するのが適当であり、これを実
現するために、通常Ｉ ＧＢＴを製造する際には、この
Ｐ ”ｌｉｔ ５を形成する過程でレジスト等のマスク
を使用するのが現状である。
自体を潰してしまうことになり、ＭＯＳ動作が不可能と
なる。■の位置までしかＰ”１１５を拡散しないときは
、正孔１９はＰＪ！Ｉ４の抵抗の高い領域を長く通過す
るため電圧降下が大きくなり、したがってラッチアップ
を生じやすい、また通常はＰ゛ウエル３形成しであるこ
とからも、■の位置までのＰ”層５の拡散では効果は薄
い、最も効果的なのは■の位置までＰ″００層５散させ
ることであり、それが理想的であるが、この位置に定め
るための制御が困難である。何らかの原因による位置ず
れが起きやすく、容易に■のような位置まで拡散してし
まう可能性を伴なうので製造プロセス上は安定性に欠け
る０以上のことから、ランチアップ防止のために形成す
るＰ”ＪＩ５のポリシリコンゲート８の下における位置
は■の位置まで拡散形成するのが適当であり、これを実
現するために、通常Ｉ ＧＢＴを製造する際には、この
Ｐ ”ｌｉｔ ５を形成する過程でレジスト等のマスク
を使用するのが現状である。
前述したように高１度Ｐ”層５をできる限り第５図■の
位置に近づけるように形成することがランチアンプ防止
に対する製造上のポイントである。
位置に近づけるように形成することがランチアンプ防止
に対する製造上のポイントである。
したがってその位置決めのためのマスク合わせは極めて
精度よく行なう必要がある０通常Ｎ゛ソース層６はポリ
シリコンゲート８をマスクとして不純物のイオン注入に
より形成されるので、ゲートに対してセルファラインと
なり精度は極めて良好である。しかしながらこれとは別
のマスクを用いてＰ”層５を形成するときには当然ずれ
を保証しておかねばならず、したがって■の位置を意図
するとしても実際にはこれより後退した位置すなわち■
の方向へ近づく位置でマスクを設計しなければならない
。このように従来マスクを用いてＰ”層５を拡散形成す
ることがら、種々不都合な点が多かった。
精度よく行なう必要がある０通常Ｎ゛ソース層６はポリ
シリコンゲート８をマスクとして不純物のイオン注入に
より形成されるので、ゲートに対してセルファラインと
なり精度は極めて良好である。しかしながらこれとは別
のマスクを用いてＰ”層５を形成するときには当然ずれ
を保証しておかねばならず、したがって■の位置を意図
するとしても実際にはこれより後退した位置すなわち■
の方向へ近づく位置でマスクを設計しなければならない
。このように従来マスクを用いてＰ”層５を拡散形成す
ることがら、種々不都合な点が多かった。
本発明は上述の問題を解決するためになされたものであ
り、その目的は従来のマスクを用いて高濃度Ｐ ”１５
を形成する方法に代り、マスクを用いることなくセルフ
ァラインにより高精度に高）１度Ｐ ”層５を拡散形成
し、ラフチアツブの発生しにくいＩ ＧＢＴを効率よく
製造する方法を提供することにある。
り、その目的は従来のマスクを用いて高濃度Ｐ ”１５
を形成する方法に代り、マスクを用いることなくセルフ
ァラインにより高精度に高）１度Ｐ ”層５を拡散形成
し、ラフチアツブの発生しにくいＩ ＧＢＴを効率よく
製造する方法を提供することにある。
本発明による伝導度変調型ＭＯＳ Ｆ ＥＴは次の手順
にしたがって第１導電型の高不純物濃度半導体層を形成
するものである。
にしたがって第１導電型の高不純物濃度半導体層を形成
するものである。
Ｉ）第１導電型半導体基板上に第２導電型半導体層、ゲ
ート酸化膜、多結晶半導体層をこの順に形成した積層体
の前記多結晶半導体層を窓明けし、この窓部から不純物
を導入した後熱処理して前記第２導電型半導体層表面に
第１導電型半導体ベース層を形成する。
ート酸化膜、多結晶半導体層をこの順に形成した積層体
の前記多結晶半導体層を窓明けし、この窓部から不純物
を導入した後熱処理して前記第２導電型半導体層表面に
第１導電型半導体ベース層を形成する。
ｉｉ ）前記多結晶半導体層窓部から前記ベース層に第
１導電型高不純物濃度半導体層を形成する不純物を導入
する。
１導電型高不純物濃度半導体層を形成する不純物を導入
する。
ｉｉｉ ）前記窓部を有する多結晶半導体層に等方性エ
ツチングを施し、その窓部の幅をやや拡げるとともに多
結晶半導体ゲートを形成する。
ツチングを施し、その窓部の幅をやや拡げるとともに多
結晶半導体ゲートを形成する。
ｉｖ ）前記拡げられた窓部を有する前記多結晶半導体
ゲートをマスクとし前記ベース層の表面に第２導電型ソ
ース層を形成する不純物を導入する。
ゲートをマスクとし前記ベース層の表面に第２導電型ソ
ース層を形成する不純物を導入する。
（ｖ）前記多結晶半導体ゲート上に絶縁層を形成する熱
処理により第１導電型高不純物濃度半導体層と第２導電
型ソース層とを同時に拡散形成する。
処理により第１導電型高不純物濃度半導体層と第２導電
型ソース層とを同時に拡散形成する。
前述のごと＜ＩＧＢＴではラッチアップ現象の発生を抑
制するために、Ｐベース層内に高濃度Ｐ”１５を設ける
が、その効果を十分に発揮させるにはＰ”層の形成位置
精度を高めることが必要であり、本発明では従来のレジ
ストマスクを使用す。
制するために、Ｐベース層内に高濃度Ｐ”１５を設ける
が、その効果を十分に発揮させるにはＰ”層の形成位置
精度を高めることが必要であり、本発明では従来のレジ
ストマスクを使用す。
る代りにゲートとなるポリシリコン層を窓明けしてこれ
をマスクとして不純物を導入してまずＰベース層を形成
した後、Ｐ”層形成のための不純物を導入し、さらにポ
リシリコン層の窓部の幅を拡げて再度このポリシリコン
層をマスクとしてＮ１ソース層を形成する不純物を導入
してから熱処理によりＰ”層とＮ°ソース層を同時に形
成する。
をマスクとして不純物を導入してまずＰベース層を形成
した後、Ｐ”層形成のための不純物を導入し、さらにポ
リシリコン層の窓部の幅を拡げて再度このポリシリコン
層をマスクとしてＮ１ソース層を形成する不純物を導入
してから熱処理によりＰ”層とＮ°ソース層を同時に形
成する。
したがって本発明の方法によるＰ”層の形成はポリシリ
コンゲートのエツジに対してセルファラインとなり、レ
ジストなどのマスクを用いたときの従来のようにマスク
合わせに起因するずれを生じないので形成位置精度の高
いものとなる。
コンゲートのエツジに対してセルファラインとなり、レ
ジストなどのマスクを用いたときの従来のようにマスク
合わせに起因するずれを生じないので形成位置精度の高
いものとなる。
以下本発明を実施例に基づき説明する。
第１図、第２図は本発明のプロセスを順を追って示した
工程図であり、第３図と共通部分に同一符号を用いであ
る。第１図では便宜上ＩＣＢＴＩ造プロセスの初期工程
を省略し、ゲート酸化膜とその上にポリシリコン層を形
成した後のプロセスから出発する。まず第１図（ａ）は
Ｐ″基板１上に高抵抗Ｎ−層２．ゲート酸化膜７．ゲー
トとなるポリシリコン層８ａを符号順に堆積形成したも
のである。第１図（１））はレジストを塗布する通常の
フォトエツチングプロセスによりポリシリコン層８ａの
一部を除去し窓明けする。この状態で第１図（Ｃ）のよ
うにポリシリコン層８Ｂをマスクとしてボロンのイオン
注入を行なう、イオン注入を矢印で示し、注入されたボ
ロンを２０で表わしである。このイオン注入はＩ ＧＢ
ＴにおけるＭＯ３部分のチャネルを形成するためであり
、この後のドライブによりイオン注入されたボロン２０
は拡散して第１図ｔｄｌのようにＰヘース層４が形成さ
れる。この過程でポリシリコン層８ａの表面に薄い酸化
膜が形成された場合は短時間の全面エツチングを行ない
ゲート酸化膜７を残し、ポリシリコン層８８表面の薄い
酸化膜のみを除去する処理を行なう。この後ポリシリコ
ン層８ａをマスクとして高不純物濃度Ｐ”層を形成する
ためのボロンのイオン注入を行なう工程が第１図Ｃａ＋
であり、（Ｃ）と同様イオン注入を矢印で示し、注入さ
れたボロンを２１で表わす。次にポリシリコン層８ａの
エツチングを行なう、このエツチングは酸化膜とポリシ
リコンとの選択比がよく、等方性のエツチングが可能な
エッチャントを用いるのが好ましく、ここではＳＦａに
よるドライエツチングを施した。その結果第２図（ｆｌ
のようにポリシリコン層８ａは厚さが減少するとともに
サイドエッチされてポリシリコン層８ａの窓幅がやや拡
がる。そしてポリシリコンゲート８が形成される０次い
で第２図［＋に示したようにポリシリコンゲート８の窓
となっている部分のゲート酸化膜７を除去した後、レジ
スト２２を塗布し、これをマスクとして矢印のごとく砒
素のイオン注入を行なう、２３は注入された砒素を表わ
す。砒素２３の注入は後述のＮ゛ソースＪｉ６形成する
ためであり、燐などを用いることもできるが、燐の場合
はボロンと拡散係数がほぼ同じであるから、ボロンを拡
散した後に燐をイオン注入する必要があり、さらにラッ
チアップ防止に対してはＮ゛ソース層６浅くした方が好
ましく、本発明ではイオン注入時の飛程の短い砒素を用
いる方がよい６次にレジスト２２を除去してＰＳＧ絶縁
膜９を形成するが、このＰＳＧのりフロー過程で高温熱
処理を行なうことによってイオン注入されたボロン２１
と砒素２３がこの時に活性化し拡散する。得られた拡散
層は第２図（ｈ）の高不純物１度Ｐ”層５およびＮ゛ソ
ース層６なる。なおこの過程において本実施例ではＮ０
ソ一ス層６を形成するためにレジスト２２をマスクとし
て砒素２３のイオン注入を行なっているが、例えば特開
昭６ｌ−２８９６（ｉ９号公報に記載されているように
、マスクを使用することなくポリシリコンゲート８を開
口しである部分から全面に砒素をイオン注入した後、ｋ
Ｉ電極を形成し熱処理してＮ″層を突き抜ける合金層を
つくることによりＰ”層５とコンタクトをとる方法を用
いることもできる。
工程図であり、第３図と共通部分に同一符号を用いであ
る。第１図では便宜上ＩＣＢＴＩ造プロセスの初期工程
を省略し、ゲート酸化膜とその上にポリシリコン層を形
成した後のプロセスから出発する。まず第１図（ａ）は
Ｐ″基板１上に高抵抗Ｎ−層２．ゲート酸化膜７．ゲー
トとなるポリシリコン層８ａを符号順に堆積形成したも
のである。第１図（１））はレジストを塗布する通常の
フォトエツチングプロセスによりポリシリコン層８ａの
一部を除去し窓明けする。この状態で第１図（Ｃ）のよ
うにポリシリコン層８Ｂをマスクとしてボロンのイオン
注入を行なう、イオン注入を矢印で示し、注入されたボ
ロンを２０で表わしである。このイオン注入はＩ ＧＢ
ＴにおけるＭＯ３部分のチャネルを形成するためであり
、この後のドライブによりイオン注入されたボロン２０
は拡散して第１図ｔｄｌのようにＰヘース層４が形成さ
れる。この過程でポリシリコン層８ａの表面に薄い酸化
膜が形成された場合は短時間の全面エツチングを行ない
ゲート酸化膜７を残し、ポリシリコン層８８表面の薄い
酸化膜のみを除去する処理を行なう。この後ポリシリコ
ン層８ａをマスクとして高不純物濃度Ｐ”層を形成する
ためのボロンのイオン注入を行なう工程が第１図Ｃａ＋
であり、（Ｃ）と同様イオン注入を矢印で示し、注入さ
れたボロンを２１で表わす。次にポリシリコン層８ａの
エツチングを行なう、このエツチングは酸化膜とポリシ
リコンとの選択比がよく、等方性のエツチングが可能な
エッチャントを用いるのが好ましく、ここではＳＦａに
よるドライエツチングを施した。その結果第２図（ｆｌ
のようにポリシリコン層８ａは厚さが減少するとともに
サイドエッチされてポリシリコン層８ａの窓幅がやや拡
がる。そしてポリシリコンゲート８が形成される０次い
で第２図［＋に示したようにポリシリコンゲート８の窓
となっている部分のゲート酸化膜７を除去した後、レジ
スト２２を塗布し、これをマスクとして矢印のごとく砒
素のイオン注入を行なう、２３は注入された砒素を表わ
す。砒素２３の注入は後述のＮ゛ソースＪｉ６形成する
ためであり、燐などを用いることもできるが、燐の場合
はボロンと拡散係数がほぼ同じであるから、ボロンを拡
散した後に燐をイオン注入する必要があり、さらにラッ
チアップ防止に対してはＮ゛ソース層６浅くした方が好
ましく、本発明ではイオン注入時の飛程の短い砒素を用
いる方がよい６次にレジスト２２を除去してＰＳＧ絶縁
膜９を形成するが、このＰＳＧのりフロー過程で高温熱
処理を行なうことによってイオン注入されたボロン２１
と砒素２３がこの時に活性化し拡散する。得られた拡散
層は第２図（ｈ）の高不純物１度Ｐ”層５およびＮ゛ソ
ース層６なる。なおこの過程において本実施例ではＮ０
ソ一ス層６を形成するためにレジスト２２をマスクとし
て砒素２３のイオン注入を行なっているが、例えば特開
昭６ｌ−２８９６（ｉ９号公報に記載されているように
、マスクを使用することなくポリシリコンゲート８を開
口しである部分から全面に砒素をイオン注入した後、ｋ
Ｉ電極を形成し熱処理してＮ″層を突き抜ける合金層を
つくることによりＰ”層５とコンタクトをとる方法を用
いることもできる。
イオン注入されたボロン２１と砒素２３の拡散係数の相
違によってボロン２１が砒素２３より深く拡散するため
に、第２図（ｈｌのようにＮ“ソース層６の下までＰ”
層５が拡散するのであり、これは前述の第４図の抵抗１
５を減少させ、したがってラフチアノブ耐祉の太いＩ
ＧＢＴが得られるようになる。
違によってボロン２１が砒素２３より深く拡散するため
に、第２図（ｈｌのようにＮ“ソース層６の下までＰ”
層５が拡散するのであり、これは前述の第４図の抵抗１
５を減少させ、したがってラフチアノブ耐祉の太いＩ
ＧＢＴが得られるようになる。
またボロン２１は横方向への拡散も砒素２３より大きい
ので第１図（ｅｌまでのエツチングを行なう前の形状の
ポリシリコン層８ａのまま、これをマスクとしてボロン
２１と砒素２３のイオン注入をすると、拡散のときボロ
ン２１はＮ９ソ一ス層６を超えて横方向に拡散し、Ｐベ
ース層４のチャネル形成領域を潰してしまう。これに対
して本発明では第２図（ｆｌに示したようにボロン２１
のイオン注入後、ポリシリコン層８ａに等方性エツチン
グを施し、窓部の横方向距離が拡がるように後退させて
いるために第２図ｆｈｌのＮ・ソース１１６を高不純物
濃度Ｐ”Ｊｆｆ１５より外側に形成、チャネル形成領域
を確保することができる。この後の工程は第２図（１１
に示すように通常と同様に導電性金属の蒸着などにより
、ソース電極１０．図示してないゲート電極およびドレ
イン電極をそれぞれ形成して第３図と同じ構造のたて型
の伝導度変調型ＭＯＳＦＥＴを得ることができる。なお
第１図、第２図の（ａｌ〜＋１１の工程図には説明の便
宜上第３図に示したＰ゛ウエル３省略しである。
ので第１図（ｅｌまでのエツチングを行なう前の形状の
ポリシリコン層８ａのまま、これをマスクとしてボロン
２１と砒素２３のイオン注入をすると、拡散のときボロ
ン２１はＮ９ソ一ス層６を超えて横方向に拡散し、Ｐベ
ース層４のチャネル形成領域を潰してしまう。これに対
して本発明では第２図（ｆｌに示したようにボロン２１
のイオン注入後、ポリシリコン層８ａに等方性エツチン
グを施し、窓部の横方向距離が拡がるように後退させて
いるために第２図ｆｈｌのＮ・ソース１１６を高不純物
濃度Ｐ”Ｊｆｆ１５より外側に形成、チャネル形成領域
を確保することができる。この後の工程は第２図（１１
に示すように通常と同様に導電性金属の蒸着などにより
、ソース電極１０．図示してないゲート電極およびドレ
イン電極をそれぞれ形成して第３図と同じ構造のたて型
の伝導度変調型ＭＯＳＦＥＴを得ることができる。なお
第１図、第２図の（ａｌ〜＋１１の工程図には説明の便
宜上第３図に示したＰ゛ウエル３省略しである。
またＩ ＧＢＴとパワーＭＯＳＦＥＴとは細部の寸法は
異なるが、基本的な素子構造はほとんど同じであり、ド
レイン側にソースと逆導電型のｊｆｆ Ｍを付加するか
否かでこれら両者が分けられる。したがって本発明の製
造方法は当然のことながらパワーＭ ＯＳ Ｆ Ｅ Ｔ
に対しても適用可能であり、パワーＭ ＯＳ Ｆ’ Ｅ
Ｔにおけるスイッチング時の寄生トランジスタの動作
による破壊現象をなくし、Ｌ負１ＩｉＪ耐量を増すとい
う効果がある。
異なるが、基本的な素子構造はほとんど同じであり、ド
レイン側にソースと逆導電型のｊｆｆ Ｍを付加するか
否かでこれら両者が分けられる。したがって本発明の製
造方法は当然のことながらパワーＭ ＯＳ Ｆ Ｅ Ｔ
に対しても適用可能であり、パワーＭ ＯＳ Ｆ’ Ｅ
Ｔにおけるスイッチング時の寄生トランジスタの動作
による破壊現象をなくし、Ｌ負１ＩｉＪ耐量を増すとい
う効果がある。
Ｉ ＧＢＴを製造する際に、ラッチアップ防止の高不純
物４度Ｐ”層の形成には従来フォトマスクを用いていた
ために、その形成位置精度が十分でなかったが、本発明
では実施例で述べたように、ポリシリコン層を利用した
セルファラインで形成されるＰ”層をＮ゛ソース層層端
端部ぎりぎりまで高精度に近づけることが可能となり、
高ラッチアップ耐量のＩ ＧＢＴが得られる。しかも従
来用いていたフォトマスクが不要となり、このフォトマ
スクのアラインメントなどの面倒な工程を無しで済ませ
ることができるので精度の向上に加えて、製造工程がよ
り単純になるという大きな効果を有する。
物４度Ｐ”層の形成には従来フォトマスクを用いていた
ために、その形成位置精度が十分でなかったが、本発明
では実施例で述べたように、ポリシリコン層を利用した
セルファラインで形成されるＰ”層をＮ゛ソース層層端
端部ぎりぎりまで高精度に近づけることが可能となり、
高ラッチアップ耐量のＩ ＧＢＴが得られる。しかも従
来用いていたフォトマスクが不要となり、このフォトマ
スクのアラインメントなどの面倒な工程を無しで済ませ
ることができるので精度の向上に加えて、製造工程がよ
り単純になるという大きな効果を有する。
さらに従来ラッチアンプ耐量を増すために、チャネルを
形成するＰベース層の不純物拡散を深くすると、横方向
への拡散も進み、チャネル抵抗が増加し、これに伴って
オン電圧も高くなるという点でも、本発明ではポリシリ
コン層に等方性エツチングを施して窓部を拡げた後、Ｎ
°ソース層を形成する不純物を導入するため、チャネル
長を低減することができ、オン電圧も低くなるという利
点をもっている。またポリシリコン層の等方性エツチン
グを行なうことによってポリシリコンゲートのコーナ一
部の曲率が太き（なり、この上に積層するＰＳＧ絶縁膜
などのステップカバレージも良好になるという効果もあ
る。
形成するＰベース層の不純物拡散を深くすると、横方向
への拡散も進み、チャネル抵抗が増加し、これに伴って
オン電圧も高くなるという点でも、本発明ではポリシリ
コン層に等方性エツチングを施して窓部を拡げた後、Ｎ
°ソース層を形成する不純物を導入するため、チャネル
長を低減することができ、オン電圧も低くなるという利
点をもっている。またポリシリコン層の等方性エツチン
グを行なうことによってポリシリコンゲートのコーナ一
部の曲率が太き（なり、この上に積層するＰＳＧ絶縁膜
などのステップカバレージも良好になるという効果もあ
る。
第１図、第２図は本発明によるＩ ＧＢＴの製造工程図
、第３図はＩ ＧＢＴの構造断面図、第４図は同じく等
価回路図、第５図は第３図のチャネル形成部近傍の部分
拡大図である。 １：Ｐ″基板２：高抵抗Ｎ−層、３：Ｐ゛ウエル４：Ｐ
ベース層、５：Ｐ”高不純物濃度層、６：Ｎ゛ソース層
７：ゲート酸化膜、８：ポリシリコンゲート、８ａ：ポ
リシリコン層、９：ＰＳＧ絶縁膜、ｌＯ：ソース電極、
１１：ゲート電（］、１２ニドレイン電掻、１３：ＰＮ
Ｐ）ランジスタ、１４：ＮＰＮ）ランジスタ、１５；抵
抗ＲＰ、１７：チャネル、１８：電子の流れ、１９：正
孔の流れ、２０゜２１：ボロン、２２Ｘレジスト、２３
：砒素。 第２図 雫 ヤく 一 ＾ −１′ ℃ 叫？ ＼１ノ
ζ、／第３図 第４図 第５図
、第３図はＩ ＧＢＴの構造断面図、第４図は同じく等
価回路図、第５図は第３図のチャネル形成部近傍の部分
拡大図である。 １：Ｐ″基板２：高抵抗Ｎ−層、３：Ｐ゛ウエル４：Ｐ
ベース層、５：Ｐ”高不純物濃度層、６：Ｎ゛ソース層
７：ゲート酸化膜、８：ポリシリコンゲート、８ａ：ポ
リシリコン層、９：ＰＳＧ絶縁膜、ｌＯ：ソース電極、
１１：ゲート電（］、１２ニドレイン電掻、１３：ＰＮ
Ｐ）ランジスタ、１４：ＮＰＮ）ランジスタ、１５；抵
抗ＲＰ、１７：チャネル、１８：電子の流れ、１９：正
孔の流れ、２０゜２１：ボロン、２２Ｘレジスト、２３
：砒素。 第２図 雫 ヤく 一 ＾ −１′ ℃ 叫？ ＼１ノ
ζ、／第３図 第４図 第５図
Claims (1)
- （１）第１導電型半導体基板と、この基板上に形成され
た高抵抗の第２導電型半導体層と、この半導体層の表面
に拡散形成された第１導電型半導体ベース層と、このベ
ース層直下の前記第２導電型半導体層内に拡散形成され
た第１導電型半導体層と、前記ベース層内に拡散形成さ
れた第２導電型半導体ソース層と、このソース層の直下
に拡散形成された第１導電型の高不純物濃度半導体層と
、前記ベース層と前記ソース層の横方向の不純物拡散距
離の相違により前記第２導電型半導体層の表面に形成さ
れるチャネル領域上にゲート酸化膜を介して形成された
多結晶半導体ゲートと、前記ベース層と前記ソース層の
双方にオーミックコンタクトするソース電極と、このソ
ース電極と絶縁層により絶縁されて前記ゲートに接する
ゲート電極と、前記基板の裏面に形成されたドレイン電
極とを備えてなる伝導度変調型ＭＯＳＦＥＴを製造する
方法であって、以下の手順により前記第１導電型の高不
純物濃度半導体層を形成することを特徴とする伝導度変
調型ＭＯＳＦＥＴの製造方法。 （ｉ）第１導電型半導体基板上に第２導電型半導体層、
ゲート酸化膜、多結晶半導体層をこの順に形成した積層
体の前記多結晶半導体層を窓明けし、この窓部から不純
物を導入した後熱処理して前記第２導電型半導体層表面
に第１導電型半導体ベース層を形成する。 （ｉｉ）前記多結晶半導体層窓部から前記ベース層に第
１導電型高不純物濃度半導体層を形成する不純物を導入
する。 （ｉｉｉ）前記窓部を有する多結晶半導体層に等方性エ
ッチングを施し、その窓部の幅をやや拡げるとともに多
結晶半導体ゲートを形成する。 （ｉｖ）前記拡げられた窓部を有する前記多結晶半導体
ゲートをマスクとし前記ベース層の表面に第２導電型ソ
ース層を形成する不純物を導入する。 （ｖ）前記多結晶半導体ゲート上に絶縁層を形成する熱
処理により第１導電型高不純物濃度半導体層と第２導電
型ソース層とを同時に拡散形成する。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084621A JPH01256172A (ja) | 1988-04-06 | 1988-04-06 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084621A JPH01256172A (ja) | 1988-04-06 | 1988-04-06 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256172A true JPH01256172A (ja) | 1989-10-12 |
Family
ID=13835756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084621A Pending JPH01256172A (ja) | 1988-04-06 | 1988-04-06 | 伝導度変調型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256172A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816571A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6035573A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体装置の製造法 |
| JPS61222260A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
-
1988
- 1988-04-06 JP JP63084621A patent/JPH01256172A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816571A (ja) * | 1981-07-23 | 1983-01-31 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6035573A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体装置の製造法 |
| JPS61222260A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
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