JPH06201771A - マイクロ波放射を用いた電子デバイス処理方法 - Google Patents
マイクロ波放射を用いた電子デバイス処理方法Info
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- JPH06201771A JPH06201771A JP5262123A JP26212393A JPH06201771A JP H06201771 A JPH06201771 A JP H06201771A JP 5262123 A JP5262123 A JP 5262123A JP 26212393 A JP26212393 A JP 26212393A JP H06201771 A JPH06201771 A JP H06201771A
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- microwave
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/311—Contactless testing using non-ionising electromagnetic radiation, e.g. optical radiation of integrated circuits
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- Portable Nailing Machines And Staplers (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 電子デバイスをストレス・テスト及びバーン
インし、更に電子デバイス内における整流接合の漏洩電
流を低減するために、マイクロ波エネルギを使用する方
法を提供する。 【構成】 半導体チップ、半導体ウエハ、半導体チップ
・パッケージング基板、または半導体チップが半導体チ
ップ・パッケージング基板に電気的に相互接続されるモ
ジュールのような電子デバイスを、周波数が約１００Ｍ
Ｈｚ乃至約３００ＧＨｚ、パワーが約５０Ｗ乃至約６０
０Ｗのマイクロ波放射に、約１５秒乃至約１５分間露出
するステップを含む。
インし、更に電子デバイス内における整流接合の漏洩電
流を低減するために、マイクロ波エネルギを使用する方
法を提供する。 【構成】 半導体チップ、半導体ウエハ、半導体チップ
・パッケージング基板、または半導体チップが半導体チ
ップ・パッケージング基板に電気的に相互接続されるモ
ジュールのような電子デバイスを、周波数が約１００Ｍ
Ｈｚ乃至約３００ＧＨｚ、パワーが約５０Ｗ乃至約６０
０Ｗのマイクロ波放射に、約１５秒乃至約１５分間露出
するステップを含む。
Description
【０００１】
【産業上の利用分野】本発明は、電子デバイスをストレ
ス・テスト及びバーンイン（burn-in ）し、更に電子デ
バイス内における整流接合の漏洩電流を低減するため
に、マイクロ波エネルギを使用する方法に関する。特
に、電子デバイスは半導体チップ、半導体チップ・パッ
ケージング基板、或いは半導体チップ基板に電気的に相
互接続される半導体チップの組合わせから選択される。
更に詳しくは、電子デバイスは、そうした電子デバイス
内の回路に電流及び電圧を生成するために、十分な強度
のマイクロ波エネルギに露出される。それにより、電子
デバイスはバーンインされ、且つ信頼性ストレス・テス
トに露出され、製品寿命を通じての製品内におけるデバ
イスとしての実際の使用をシミュレートされる。更に詳
細には、実質的に完全に結晶化された半導体材料内に形
成される整流接合の漏洩電流が、マイクロ波放射に露出
されることにより低減する。更に、マイクロ波ストレス
及びバーンインは、従来の信頼性ストレス及びバーンイ
ン手順に要する時間よりも短い時間で達成される。また
デバイスは、非常に高速に加熱するように、マイクロ波
エネルギに露出され、また非常に短期間において、大き
な熱ストレスを提供するように、何度も加熱サイクルに
掛けられる。
ス・テスト及びバーンイン（burn-in ）し、更に電子デ
バイス内における整流接合の漏洩電流を低減するため
に、マイクロ波エネルギを使用する方法に関する。特
に、電子デバイスは半導体チップ、半導体チップ・パッ
ケージング基板、或いは半導体チップ基板に電気的に相
互接続される半導体チップの組合わせから選択される。
更に詳しくは、電子デバイスは、そうした電子デバイス
内の回路に電流及び電圧を生成するために、十分な強度
のマイクロ波エネルギに露出される。それにより、電子
デバイスはバーンインされ、且つ信頼性ストレス・テス
トに露出され、製品寿命を通じての製品内におけるデバ
イスとしての実際の使用をシミュレートされる。更に詳
細には、実質的に完全に結晶化された半導体材料内に形
成される整流接合の漏洩電流が、マイクロ波放射に露出
されることにより低減する。更に、マイクロ波ストレス
及びバーンインは、従来の信頼性ストレス及びバーンイ
ン手順に要する時間よりも短い時間で達成される。また
デバイスは、非常に高速に加熱するように、マイクロ波
エネルギに露出され、また非常に短期間において、大き
な熱ストレスを提供するように、何度も加熱サイクルに
掛けられる。
【０００２】
【従来の技術】マイクロエレクトロニクス産業におい
て、半導体製品の信頼性は日増しに競合してきており、
より達成が困難になりつつある。最近の動向によれば、
ハードウェアの複雑化が、潜在的欠陥を増加させ、マイ
クロエレクトロニクスに対する新たな容易ならぬチャレ
ンジを投げ掛けている。信頼性障害は一般に、欠陥漏
洩、電荷累積、エレクトロマイグレーション及び絶縁破
壊により、デバイス・セル内に発生する。
て、半導体製品の信頼性は日増しに競合してきており、
より達成が困難になりつつある。最近の動向によれば、
ハードウェアの複雑化が、潜在的欠陥を増加させ、マイ
クロエレクトロニクスに対する新たな容易ならぬチャレ
ンジを投げ掛けている。信頼性障害は一般に、欠陥漏
洩、電荷累積、エレクトロマイグレーション及び絶縁破
壊により、デバイス・セル内に発生する。
【０００３】コンピュータにおける電子コンポーネント
の信頼性は、コンピュータ・ユーザの性能改良に対する
要求に応じて、電子デバイスがより高度化するに従い、
一層重要となりつつある。ハードウェアの複雑化は、従
来経験したよりも多くの潜在的信頼性低下の可能性を含
む。
の信頼性は、コンピュータ・ユーザの性能改良に対する
要求に応じて、電子デバイスがより高度化するに従い、
一層重要となりつつある。ハードウェアの複雑化は、従
来経験したよりも多くの潜在的信頼性低下の可能性を含
む。
【０００４】信頼性ストレス・テスト及びバーンインに
電子デバイスを露出するために、一般的に使用される手
法は、通常、電子デバイスを高い温度に維持して、デバ
イスの外部端子に強制電流或いは強制電圧を供給する。
外部端子の例として、チップ・パッド、基板パッド、基
板上にマウントされるチップを含むモジュール上のピン
或いは他の出力がある。これらの手法は手間がかかるた
め、生産される電子デバイスのコストを実質的に増加さ
せる高コストな方法である。
電子デバイスを露出するために、一般的に使用される手
法は、通常、電子デバイスを高い温度に維持して、デバ
イスの外部端子に強制電流或いは強制電圧を供給する。
外部端子の例として、チップ・パッド、基板パッド、基
板上にマウントされるチップを含むモジュール上のピン
或いは他の出力がある。これらの手法は手間がかかるた
め、生産される電子デバイスのコストを実質的に増加さ
せる高コストな方法である。
【０００５】電子デバイスの一般的に使用されるストレ
ス・テスト及びバーンインは、電子デバイスをテスト下
に保持するために、また強制電流及び電圧を供給するた
めに、特殊な設備を必要とする。半導体チップの場合、
各チップは典型的にはホルダ上にマウントされ、ストレ
ス・テストされ、バーンインされ、その後、デバイス
は、製作される製品において使用される基板上にマウン
トするために、ホルダから除去されなければならない。
セラミック基板、ポリマ基板、プリント回路基板、テー
プ自動ボンディング・リード・フレームなどの半導体チ
ップ・パッケージング基板が、ストレス・テスト及びバ
ーンインされる時にも、類似の特殊保持構造が使用され
なければならない。
ス・テスト及びバーンインは、電子デバイスをテスト下
に保持するために、また強制電流及び電圧を供給するた
めに、特殊な設備を必要とする。半導体チップの場合、
各チップは典型的にはホルダ上にマウントされ、ストレ
ス・テストされ、バーンインされ、その後、デバイス
は、製作される製品において使用される基板上にマウン
トするために、ホルダから除去されなければならない。
セラミック基板、ポリマ基板、プリント回路基板、テー
プ自動ボンディング・リード・フレームなどの半導体チ
ップ・パッケージング基板が、ストレス・テスト及びバ
ーンインされる時にも、類似の特殊保持構造が使用され
なければならない。
【０００６】バーンイン及び熱サイクリングは、顧客へ
の出荷以前に、工場において個別の異なる加速技術によ
り、電子デバイスにおける信頼性障害を見つけ出すため
のストレス印加方法である。
の出荷以前に、工場において個別の異なる加速技術によ
り、電子デバイスにおける信頼性障害を見つけ出すため
のストレス印加方法である。
【０００７】バーンインの間、欠陥は第１に電気的刺激
（電流及び電圧）により、第２に一定の高温度により加
速される。一定温度Ａ（ｔ）による加速は、次に示すア
レニウス（Arrhenious）モデルにより定義される。
（電流及び電圧）により、第２に一定の高温度により加
速される。一定温度Ａ（ｔ）による加速は、次に示すア
レニウス（Arrhenious）モデルにより定義される。
【数１】
【０００８】ここで、ｈ＝活性化エネルギ、ｋ＝ボルツ
マン定数（８．６２５×１０ー5電子／Ｋ（度））、Ｔu
＝使用温度、Ｔs＝ストレス温度である。
マン定数（８．６２５×１０ー5電子／Ｋ（度））、Ｔu
＝使用温度、Ｔs＝ストレス温度である。
【０００９】電気的刺激（電圧）による加速は、次式に
より定義される。
より定義される。
【数２】
【００１０】ここで、γは電圧加速モデルより導出され
る故障分布パラメータ、Ｖs はストレス電圧、Ｖn は公
称動作電圧である。
る故障分布パラメータ、Ｖs はストレス電圧、Ｖn は公
称動作電圧である。
【００１１】バーンインにより加速される欠陥は、典型
的には短絡或いは開放により検出される。
的には短絡或いは開放により検出される。
【００１２】熱サイクルの間、欠陥は温度変化により加
速され、これはデバイス製作において使用される種々の
材料（例えばシリコンとアルミニウム）間の熱膨張係数
（ＴＣＥ：temperature coefficient of expansion）の
不一致により、障害を出現させる。こうした障害は疲労
故障（或いは疲労機構による故障）と見なされる。この
明らかに特別なストレス状態は、バーンイン手法では検
出できない欠陥の検出を可能とする。
速され、これはデバイス製作において使用される種々の
材料（例えばシリコンとアルミニウム）間の熱膨張係数
（ＴＣＥ：temperature coefficient of expansion）の
不一致により、障害を出現させる。こうした障害は疲労
故障（或いは疲労機構による故障）と見なされる。この
明らかに特別なストレス状態は、バーンイン手法では検
出できない欠陥の検出を可能とする。
【００１３】熱サイクルにより生じる故障は、典型的に
は開放である。最も一般的な例は "シーム" （seam）で
ある。シームは主として、過度に急勾配のバイアにおい
て金属が急勾配の位置に不均一に付着する結果として生
じる金属線の厚さが減少した部分である。頂点におい
て、金属は非常に薄いながら導電性を維持する。しかし
ながら、熱サイクルの間のＴＣＥの不一致は、この極め
て薄いラインをクラックさせ、開放にする。シームはバ
ーンインによっては加速されない。なぜならば、バーン
インは定義上、均一な温度において実施され、従ってＴ
ＣＥの不一致が生じないからである。
は開放である。最も一般的な例は "シーム" （seam）で
ある。シームは主として、過度に急勾配のバイアにおい
て金属が急勾配の位置に不均一に付着する結果として生
じる金属線の厚さが減少した部分である。頂点におい
て、金属は非常に薄いながら導電性を維持する。しかし
ながら、熱サイクルの間のＴＣＥの不一致は、この極め
て薄いラインをクラックさせ、開放にする。シームはバ
ーンインによっては加速されない。なぜならば、バーン
インは定義上、均一な温度において実施され、従ってＴ
ＣＥの不一致が生じないからである。
【００１４】熱サイクルはまた同様の理由により、はん
だマウンド、はんだバンプ或いはＣ４、及びはんだ量の
少ないパッドなどのパッケージング欠陥を見い出すのに
も効果的である。
だマウンド、はんだバンプ或いはＣ４、及びはんだ量の
少ないパッドなどのパッケージング欠陥を見い出すのに
も効果的である。
【００１５】本出願人は、電子デバイスをマイクロ波放
射に露出することにより、今日、マイクロエレクトロニ
クス産業において使用されている、電子デバイスのスト
レス・テスト及びバーンインのための手間のかかる方法
を、回避できることを見い出した。
射に露出することにより、今日、マイクロエレクトロニ
クス産業において使用されている、電子デバイスのスト
レス・テスト及びバーンインのための手間のかかる方法
を、回避できることを見い出した。
【００１６】１９８８年２月３日公開の特開昭６３−２
５９６６号は、ＭＩＳＦＥＴチャネルのイオン注入によ
り引起こされる結晶損傷のマイクロ波アニーリング（an
nealing ）或いは再結晶化について述べている。非アニ
ール状態のウエハをマイクロ波でアニールした後では、
ドレイン領域とチャネル要素間の漏洩電流が減少する。
これは本発明で使用されるよりもはるかに高い温度にお
いてのみ発生する。この特許出願は、ウエハが従来手段
によりアニールされる場合においても発生する、非アニ
ール状態のウエハの漏洩電流の減少について言及してい
る。しかしながら、従来式にアニールされるウエハにマ
イクロ波を適用することにより、更に漏洩電流を低減す
ることについての教示、提案などについては記載されて
いない。
５９６６号は、ＭＩＳＦＥＴチャネルのイオン注入によ
り引起こされる結晶損傷のマイクロ波アニーリング（an
nealing ）或いは再結晶化について述べている。非アニ
ール状態のウエハをマイクロ波でアニールした後では、
ドレイン領域とチャネル要素間の漏洩電流が減少する。
これは本発明で使用されるよりもはるかに高い温度にお
いてのみ発生する。この特許出願は、ウエハが従来手段
によりアニールされる場合においても発生する、非アニ
ール状態のウエハの漏洩電流の減少について言及してい
る。しかしながら、従来式にアニールされるウエハにマ
イクロ波を適用することにより、更に漏洩電流を低減す
ることについての教示、提案などについては記載されて
いない。
【００１７】１９８６年３月３日公開の特開昭６１−４
３４１７号は、半導体デバイスの製造中に、半導体表面
の結晶化或いは再結晶化のためにマイクロ波を使用し、
イオン注入により生成されるウエハ表面の損傷をアニー
ルすることについて述べている。この中で、イオン注入
による損傷をアニールするために従来の炉を使用する
と、長時間を要することが述べられている。更に従来の
炉は、ウエハ表面に近接するｐ−ｎ接合だけをアニール
するために、半導体ウエハ表面だけを選択的に加熱する
ことができない。ここでも漏洩電流の低減、デバイス・
ストレス・テスト或いはデバイス・バーンイン、或いは
熱疲労サイクルに関する教示或いは提案はされていな
い。
３４１７号は、半導体デバイスの製造中に、半導体表面
の結晶化或いは再結晶化のためにマイクロ波を使用し、
イオン注入により生成されるウエハ表面の損傷をアニー
ルすることについて述べている。この中で、イオン注入
による損傷をアニールするために従来の炉を使用する
と、長時間を要することが述べられている。更に従来の
炉は、ウエハ表面に近接するｐ−ｎ接合だけをアニール
するために、半導体ウエハ表面だけを選択的に加熱する
ことができない。ここでも漏洩電流の低減、デバイス・
ストレス・テスト或いはデバイス・バーンイン、或いは
熱疲労サイクルに関する教示或いは提案はされていな
い。
【００１８】１９８６年１２月６日公開の特開昭６３−
２９９０８６号は、マイクロ波を半導体デバイスに適用
する装置について述べている。
２９９０８６号は、マイクロ波を半導体デバイスに適用
する装置について述べている。
【００１９】１９８６年２月１５日公開の特開昭６１−
３２４１８号は、マイクロ波の使用により半導体ウエハ
をアニールする方法について述べており、例えばイオン
注入により生じる結晶損傷をアニールする場合について
触れている。
３２４１８号は、マイクロ波の使用により半導体ウエハ
をアニールする方法について述べており、例えばイオン
注入により生じる結晶損傷をアニールする場合について
触れている。
【００２０】
【発明が解決しようとする課題】本発明の第１の目的
は、電子デバイスをバーンインするために、また電気的
及び熱的にストレス・テストするために、更にデバイス
における整流接合の漏洩電流を低減するために、電子デ
バイスをマイクロ波放射に露出する方法を提供すること
である。
は、電子デバイスをバーンインするために、また電気的
及び熱的にストレス・テストするために、更にデバイス
における整流接合の漏洩電流を低減するために、電子デ
バイスをマイクロ波放射に露出する方法を提供すること
である。
【００２１】本発明の別の目的は、実質的に短期間にお
いて、これらの結果を獲得することである。
いて、これらの結果を獲得することである。
【００２２】本発明の他の目的は、金属化パターンを有
する完全に処理済みの電子デバイスに対して、これらの
結果を獲得することである。
する完全に処理済みの電子デバイスに対して、これらの
結果を獲得することである。
【００２３】更に本発明の目的は、実質的に完全にアニ
ールされた或いは再結晶化された半導体デバイスの漏洩
電流を、そのデバイスをマイクロ波放射に露出すること
により、低減することである。
ールされた或いは再結晶化された半導体デバイスの漏洩
電流を、そのデバイスをマイクロ波放射に露出すること
により、低減することである。
【００２４】
【課題を解決するための手段】本発明の広い態様によれ
ば、電子デバイスをバーンインし、ストレス及び熱サイ
クルに掛け、更に電子デバイスの整流接合における漏洩
電流を低減するために、電子デバイスをマイクロ波放射
に露出する方法に関する。
ば、電子デバイスをバーンインし、ストレス及び熱サイ
クルに掛け、更に電子デバイスの整流接合における漏洩
電流を低減するために、電子デバイスをマイクロ波放射
に露出する方法に関する。
【００２５】本発明の別の特定の態様によれば、電子デ
バイスが完全に処理済みであり、電気的に導電性の回路
を有する。
バイスが完全に処理済みであり、電気的に導電性の回路
を有する。
【００２６】更に本発明の別の特定の態様によれば、マ
イクロ波が電子デバイス内の電気的に導電性の回路に電
流及び電圧を誘導し、これがデバイスをストレス・テス
ト及びバーンインする。
イクロ波が電子デバイス内の電気的に導電性の回路に電
流及び電圧を誘導し、これがデバイスをストレス・テス
ト及びバーンインする。
【００２７】更に本発明の別の特定の態様によれば、部
分的或いは完全に処理済みの電子デバイスをマイクロ波
放射に露出することにより、整流電子デバイス接合の漏
洩電流が低減される。この場合電子デバイスは、金属化
パターンを含んでいても含まなくてもよいが、半導体材
料は実質的に完全に結晶化されている。
分的或いは完全に処理済みの電子デバイスをマイクロ波
放射に露出することにより、整流電子デバイス接合の漏
洩電流が低減される。この場合電子デバイスは、金属化
パターンを含んでいても含まなくてもよいが、半導体材
料は実質的に完全に結晶化されている。
【００２８】
【実施例】ほとんどの半導体チップ障害は、最上部の金
属化層の問題から生ずる。最新の大規模集積回路（ＶＬ
ＳＩ）は、半導体チップのアクティブ表面上に複数の薄
膜多重レベル配線層を有する。現在のバーンインは、ホ
ルダ上にマウントされる半導体チップを、高温に保持さ
れる炉内に設置する。半導体チップは炉内に１５時間乃
至２５時間保持される。前述のように、一般には半導体
チップ保持装置上のピンを通じて、半導体チップＩ／Ｏ
に電圧或いは電流が供給される。従来のチップ・バーン
インは時間を消費し、且つ高価な加速障害テストであ
る。更に従来の手法では、電圧及び電流がチップの外部
端子にしか供給できないため、チップ回路に加えられる
ストレスがチップ設計により制限される。金属化層パタ
ーンの幅は半ミクロン以下であるため、従来のバーンイ
ン方法は、市場において容易に故障を生じる可能性のあ
るチップを識別するために、もはや効果的ではない。
属化層の問題から生ずる。最新の大規模集積回路（ＶＬ
ＳＩ）は、半導体チップのアクティブ表面上に複数の薄
膜多重レベル配線層を有する。現在のバーンインは、ホ
ルダ上にマウントされる半導体チップを、高温に保持さ
れる炉内に設置する。半導体チップは炉内に１５時間乃
至２５時間保持される。前述のように、一般には半導体
チップ保持装置上のピンを通じて、半導体チップＩ／Ｏ
に電圧或いは電流が供給される。従来のチップ・バーン
インは時間を消費し、且つ高価な加速障害テストであ
る。更に従来の手法では、電圧及び電流がチップの外部
端子にしか供給できないため、チップ回路に加えられる
ストレスがチップ設計により制限される。金属化層パタ
ーンの幅は半ミクロン以下であるため、従来のバーンイ
ン方法は、市場において容易に故障を生じる可能性のあ
るチップを識別するために、もはや効果的ではない。
【００２９】本発明らは、マイクロ波放射を使用するこ
とにより、従来の手法による電子デバイスのストレス・
テスト及びバーンインに要する時間に比較して、ごく短
時間でバーンイン可能であることを見い出した。こうし
た電子デバイスには、ショート用、接地用、或いは電気
的分離用のピンまたは他の外部電気接続の有無を問わな
いディスクリート・チップ、複数チップのウエハ、ディ
スクリート・チップのパッケージング基板、及びチップ
・パッケージング基板上にマウントされたチップが含ま
れる。従来のバーンイン手法は、"Burn-In - An Engine
eringApproach & Analysis of Burn-In Procedures"
（F．Jensen、N．E．Petersen、Wiley、1982）に一般的
に述べられている。
とにより、従来の手法による電子デバイスのストレス・
テスト及びバーンインに要する時間に比較して、ごく短
時間でバーンイン可能であることを見い出した。こうし
た電子デバイスには、ショート用、接地用、或いは電気
的分離用のピンまたは他の外部電気接続の有無を問わな
いディスクリート・チップ、複数チップのウエハ、ディ
スクリート・チップのパッケージング基板、及びチップ
・パッケージング基板上にマウントされたチップが含ま
れる。従来のバーンイン手法は、"Burn-In - An Engine
eringApproach & Analysis of Burn-In Procedures"
（F．Jensen、N．E．Petersen、Wiley、1982）に一般的
に述べられている。
【００３０】ウエハ・レベルでのチップの加速障害テス
トは、本発明の方法によるマイクロ波放射を使用するこ
とにより可能となる。ウエハを磁束レベル及び均一性が
慎重に制御されるマイクロ波フィールド内に設置するこ
とにより、多重レベル薄膜配線内の部分的開放及び不良
相互接続に対して、数秒乃至数分間、ストレスを印加す
ることができる。ウエハ・レベルにおいて完全に処理済
みの半導体チップ、及び完全に処理済みの半導体チップ
・パッケージング基板、或いは半導体チップ・パッケー
ジング基板上にマウントされた完全に処理済みの半導体
チップに、マイクロ波を印加する装置については、本発
明の出願人に権利譲渡されたCuomo らによる１９９０年
７月１１日出願の係属中の米国特許出願第５５１７１６
号"Microwave Processing"で述べられており、ここでの
教示が本発明において参照される。このシステムの入力
パワーが本発明においても印加され、１００Ｗ乃至１Ｋ
Ｗの範囲である。システムの磁束レベルは、本発明の出
願人に権利譲渡されたHatzakisらによる１９９１年１０
月２４日出願の係属中の米国特許出願第７８２８４１
号"Radiation Control System"の中で述べられるよう
に、慎重に制御される。ここでの教示についても本発明
において参照される。本発明に好適に適用されるマイク
ロ波電力の範囲は、約１００Ｗ乃至約４５０Ｗである。
トは、本発明の方法によるマイクロ波放射を使用するこ
とにより可能となる。ウエハを磁束レベル及び均一性が
慎重に制御されるマイクロ波フィールド内に設置するこ
とにより、多重レベル薄膜配線内の部分的開放及び不良
相互接続に対して、数秒乃至数分間、ストレスを印加す
ることができる。ウエハ・レベルにおいて完全に処理済
みの半導体チップ、及び完全に処理済みの半導体チップ
・パッケージング基板、或いは半導体チップ・パッケー
ジング基板上にマウントされた完全に処理済みの半導体
チップに、マイクロ波を印加する装置については、本発
明の出願人に権利譲渡されたCuomo らによる１９９０年
７月１１日出願の係属中の米国特許出願第５５１７１６
号"Microwave Processing"で述べられており、ここでの
教示が本発明において参照される。このシステムの入力
パワーが本発明においても印加され、１００Ｗ乃至１Ｋ
Ｗの範囲である。システムの磁束レベルは、本発明の出
願人に権利譲渡されたHatzakisらによる１９９１年１０
月２４日出願の係属中の米国特許出願第７８２８４１
号"Radiation Control System"の中で述べられるよう
に、慎重に制御される。ここでの教示についても本発明
において参照される。本発明に好適に適用されるマイク
ロ波電力の範囲は、約１００Ｗ乃至約４５０Ｗである。
【００３１】上述の装置は、容量性結合システムである
が、類似の結果が誘導性結合マイクロ波或いはＲＦシス
テムにおいても期待される。
が、類似の結果が誘導性結合マイクロ波或いはＲＦシス
テムにおいても期待される。
【００３２】本発明の方法によれば、ウエハ・レベルの
チップが迅速にストレス印加され、それによりチップの
市場信頼性を改良し、障害機構をモデル化する。更に本
発明の方法は、モジュール作成以前にウエハ・レベルで
の限界チップ或いは不良チップを識別する。従って、モ
ジュール上のチップの再作業、すなわちパッケージング
基板上へのマウント以後に不良と判明したチップを取り
外す作業が回避され、またチップを個々にバーンインす
る工程が回避される。
チップが迅速にストレス印加され、それによりチップの
市場信頼性を改良し、障害機構をモデル化する。更に本
発明の方法は、モジュール作成以前にウエハ・レベルで
の限界チップ或いは不良チップを識別する。従って、モ
ジュール上のチップの再作業、すなわちパッケージング
基板上へのマウント以後に不良と判明したチップを取り
外す作業が回避され、またチップを個々にバーンインす
る工程が回避される。
【００３３】実験によれば、ウエハをマイクロ波にさら
し、ウエハを約２℃／分乃至約１００℃／分のランプ・
レート（温度上昇率）で室温から約２１０℃乃至約２８
５℃の温度に加熱し、この温度に５分間保持すると、限
界チップを識別する現バーンイン手法に相関する障害が
発生することが判明した。
し、ウエハを約２℃／分乃至約１００℃／分のランプ・
レート（温度上昇率）で室温から約２１０℃乃至約２８
５℃の温度に加熱し、この温度に５分間保持すると、限
界チップを識別する現バーンイン手法に相関する障害が
発生することが判明した。
【００３４】バーンイン・プロセスでは、チップがモジ
ュール作成、カード作成、システム作成、或いは最終的
に市場に移される前に、高温と電圧の印可によりチップ
にストレスを加え、不十分なデバイス及び他の構造を故
障させる。現在のプロセスは、モジュール・レベルにお
いてのみ、バーンインを実行する。最大の目的は、製作
プロセスの最も早い段階で、潜在的に欠陥のあるデバイ
スを除去し、それにより欠陥チップに対する以降の作業
の必要性を低減することである。不良チップ及び低歩留
りのウエハ・ロットが早い段階で識別されれば、携わる
人員及び資本資源を解放することにより、大きなコスト
低減が達成される。
ュール作成、カード作成、システム作成、或いは最終的
に市場に移される前に、高温と電圧の印可によりチップ
にストレスを加え、不十分なデバイス及び他の構造を故
障させる。現在のプロセスは、モジュール・レベルにお
いてのみ、バーンインを実行する。最大の目的は、製作
プロセスの最も早い段階で、潜在的に欠陥のあるデバイ
スを除去し、それにより欠陥チップに対する以降の作業
の必要性を低減することである。不良チップ及び低歩留
りのウエハ・ロットが早い段階で識別されれば、携わる
人員及び資本資源を解放することにより、大きなコスト
低減が達成される。
【００３５】マイクロ波は、これにさらされる電子デバ
イス内の閉ループ回路に、電流及び電圧を誘導すると考
えられる。これらの誘導電流及び電圧は、従来のストレ
ス・バーンインをシミュレートする。電子デバイスをバ
ーンインまたはストレス・テストする場合、マイクロ波
放射は、周波数が約１００ＭＨｚ乃至約３００ＧＨｚ、
パワーが約５０Ｗ乃至約６００Ｗ、露出時間が約１５秒
乃至約１５分で使用することができる。好ましくは、周
波数は、約２ＧＨｚ乃至約４５ＧＨｚ、パワーは約１０
０Ｗ乃至約６００Ｗである。電子デバイスの加熱温度は
約１５０℃乃至約４５０℃である。
イス内の閉ループ回路に、電流及び電圧を誘導すると考
えられる。これらの誘導電流及び電圧は、従来のストレ
ス・バーンインをシミュレートする。電子デバイスをバ
ーンインまたはストレス・テストする場合、マイクロ波
放射は、周波数が約１００ＭＨｚ乃至約３００ＧＨｚ、
パワーが約５０Ｗ乃至約６００Ｗ、露出時間が約１５秒
乃至約１５分で使用することができる。好ましくは、周
波数は、約２ＧＨｚ乃至約４５ＧＨｚ、パワーは約１０
０Ｗ乃至約６００Ｗである。電子デバイスの加熱温度は
約１５０℃乃至約４５０℃である。
【００３６】本発明は、現存の製品ウエハ構造を変更す
ることなく、また現バーンイン手法において見られる、
機械的ウエハ接触機構を用いることなく、ウエハ・レベ
ルでのチップのマイクロ波バーンインを可能とする。
ることなく、また現バーンイン手法において見られる、
機械的ウエハ接触機構を用いることなく、ウエハ・レベ
ルでのチップのマイクロ波バーンインを可能とする。
【００３７】次にチップのマイクロ波バーンインに関す
る模範実験について述べる。
る模範実験について述べる。
【００３８】個々のメモリ・チップが標準のＪリード構
成でパッケージされ、プラスチック内に密閉されて含ま
れる７個のモジュールについてテストし、パワー約２０
０Ｗ乃至約４６０Ｗ、周波数２．４５ＧＨｚのマイクロ
波放射に、約１０秒乃至約４分間露出した。結果はマイ
クロ波露出時間、パワー、及びデバイス障害の間に相関
があることを示した。電気的なテスト結果は、通常のバ
ーンイン手法における標準の電圧及び温度によるバーン
インから期待される障害のタイプ（種類）及び障害の発
生率と矛盾しなかった。
成でパッケージされ、プラスチック内に密閉されて含ま
れる７個のモジュールについてテストし、パワー約２０
０Ｗ乃至約４６０Ｗ、周波数２．４５ＧＨｚのマイクロ
波放射に、約１０秒乃至約４分間露出した。結果はマイ
クロ波露出時間、パワー、及びデバイス障害の間に相関
があることを示した。電気的なテスト結果は、通常のバ
ーンイン手法における標準の電圧及び温度によるバーン
インから期待される障害のタイプ（種類）及び障害の発
生率と矛盾しなかった。
【００３９】更に、５個の完全に処理済みのウエハを電
気的にテストし、２．４５ＧＨｚのマイクロ波放射に露
出した結果、次に示すような、従来のバーンインから期
待される結果に矛盾しない結果が得られた。２個のウエ
ハは、５００Ｗのマイクロ波放射により、ランプ・レー
ト４２℃／分で室温から２１０℃に加熱し、この温度に
５分間保持した。別の２個のウエハは、２５０Ｗのマイ
クロ波により、ランプ・レート３０℃／分で室温から２
５０℃に加熱し、この温度に５分間保持した。残りの１
個のウエハは、３００Ｗのマイクロ波により、ランプ・
レート２０℃／分で室温から２８５℃に加熱し、この温
度に５分間保持した。結果は数量的にも、障害のタイプ
においても、通常のバーンイン・パターンの場合と相関
した。更にいくつかのデバイスは修復を経験した。すな
わち、より機能的となった。
気的にテストし、２．４５ＧＨｚのマイクロ波放射に露
出した結果、次に示すような、従来のバーンインから期
待される結果に矛盾しない結果が得られた。２個のウエ
ハは、５００Ｗのマイクロ波放射により、ランプ・レー
ト４２℃／分で室温から２１０℃に加熱し、この温度に
５分間保持した。別の２個のウエハは、２５０Ｗのマイ
クロ波により、ランプ・レート３０℃／分で室温から２
５０℃に加熱し、この温度に５分間保持した。残りの１
個のウエハは、３００Ｗのマイクロ波により、ランプ・
レート２０℃／分で室温から２８５℃に加熱し、この温
度に５分間保持した。結果は数量的にも、障害のタイプ
においても、通常のバーンイン・パターンの場合と相関
した。更にいくつかのデバイスは修復を経験した。すな
わち、より機能的となった。
【００４０】元来品質の劣る部分的良好デバイスは、機
能的により低位のレベルに劣化した。従来のバーンイン
手法では、部分的良好チップに対するバーンイン時間
は、完全良好チップに対するバーンイン時間よりも余計
に必要とする。部分的良好チップでは、一部の回路及び
デバイスのみが機能する。それに対し完全良好チップで
は、全ての回路及びデバイスが機能する。
能的により低位のレベルに劣化した。従来のバーンイン
手法では、部分的良好チップに対するバーンイン時間
は、完全良好チップに対するバーンイン時間よりも余計
に必要とする。部分的良好チップでは、一部の回路及び
デバイスのみが機能する。それに対し完全良好チップで
は、全ての回路及びデバイスが機能する。
【００４１】マイクロ波に対する露出以前には、ＡＣ及
びＤＣ故障が最大数の故障を占めた。これらの故障は露
出以後にも増加した。ＡＣ故障は低スピードでは機能す
るが、高スピードでは欠陥のある性能故障である。ＤＣ
故障は漏洩故障などの機能的或いはパラメトリック故障
であり、全てのスピード及び適用条件において障害を発
生する。
びＤＣ故障が最大数の故障を占めた。これらの故障は露
出以後にも増加した。ＡＣ故障は低スピードでは機能す
るが、高スピードでは欠陥のある性能故障である。ＤＣ
故障は漏洩故障などの機能的或いはパラメトリック故障
であり、全てのスピード及び適用条件において障害を発
生する。
【００４２】一般的に全ての障害タイプが、従来のバー
ンイン手法により経験するバーンイン・タイプに一致す
る一方でより顕著となる。いくつかの典型的なバーンイ
ン・タイプは、静的故障、動的故障、及び原位置（insi
tu）故障である。静的バーンインはレシーバに刺激を加
えること無く、高温度及び高電源電圧を印加することを
意味する。動的バーンインはレシーバに刺激状態を加え
る。すなわち動的バーンインは、高温度及び高電源電圧
に加え、レシーバに刺激状態を加えることを意味する。
原位置バーンインはチップ出力のモニタを伴う、動的バ
ーンインの全ての状態を意味し、従ってバーンイン・サ
イクルを通じて、ストレス状態（温度及び電圧）におけ
るデバイスの完全なテスト結果が得られる。
ンイン手法により経験するバーンイン・タイプに一致す
る一方でより顕著となる。いくつかの典型的なバーンイ
ン・タイプは、静的故障、動的故障、及び原位置（insi
tu）故障である。静的バーンインはレシーバに刺激を加
えること無く、高温度及び高電源電圧を印加することを
意味する。動的バーンインはレシーバに刺激状態を加え
る。すなわち動的バーンインは、高温度及び高電源電圧
に加え、レシーバに刺激状態を加えることを意味する。
原位置バーンインはチップ出力のモニタを伴う、動的バ
ーンインの全ての状態を意味し、従ってバーンイン・サ
イクルを通じて、ストレス状態（温度及び電圧）におけ
るデバイスの完全なテスト結果が得られる。
【００４３】これらの測定は、マイクロ波放射に露出さ
れるチップが、従来のバーンイン手法による温度及び電
圧バーンイン並びにテストの結果と、実質的に同じ障害
タイプ及び機構を経験することを示す。
れるチップが、従来のバーンイン手法による温度及び電
圧バーンイン並びにテストの結果と、実質的に同じ障害
タイプ及び機構を経験することを示す。
【００４４】図１は本発明を実施するために有用なマイ
クロ波システムを示す。図に示される装置、並びに図の
装置のコンピュータ制御に関する詳細については、本発
明において参照される、上記Cuomoら及びHatzakis らに
よる特許出願に記載されている。加工品がマイクロ波キ
ャビティ２内に配置され、ここで加工品は、キャビティ
２内のアンテナによりマイクロ波に露出される。アンテ
ナはアンテナ制御手段４により制御される。マイクロ波
キャビティの同調は、アンテナ及び接地プレートにより
制御され、接地プレートの位置はプレート調整手段６に
より調整される。マイクロ波はマイクロ波供給源８によ
り提供され、これは例えばコンバージョン・テクノロジ
社のモデル４２０８１などに相当する。供給源８の出力
１０は、フェライト・コントロール社のＮｕｍｂｅｒ２
６２０などの３ポート・サーキュレータ１２に供給され
る。３ポート・サーキュレータ１２は出力１４を有し、
これはタイプＮケーブルなどのケーブル１６を通じて、
ＮＡＲＤＡ ３６６８ ＢＮ負荷などの擬似負荷１８に
接続される。擬似負荷１８は、アンテナの配置誤りと調
整式接地プレートによるインピーダンス不整合に起因す
る、キャビティ２からの反射放射を吸収するために配置
される。３ポート・サーキュレータ１２の出力１６は、
ＮＡＲＤＡ ３０４３ Ｂ指向性カプラなどの指向性カ
プラ１８に供給される。指向性カプラ１８は出力２０及
び２２を有し、各々はヒューレット・パッカード社のＨ
Ｐ ４３５などのパワー・メータ及びセンサ、２４及び
２６にそれぞれ供給される。パワー・メータ２４及び２
６の一方は、マイクロ波供給源８からのパワー出力を測
定し、他方はキャビティ２内の加工品からの反射パワー
を測定する。指向性カプラ１８からの出力２８は、アン
テナ制御装置４により制御されるアンテナに、マイクロ
波パワーを提供する。
クロ波システムを示す。図に示される装置、並びに図の
装置のコンピュータ制御に関する詳細については、本発
明において参照される、上記Cuomoら及びHatzakis らに
よる特許出願に記載されている。加工品がマイクロ波キ
ャビティ２内に配置され、ここで加工品は、キャビティ
２内のアンテナによりマイクロ波に露出される。アンテ
ナはアンテナ制御手段４により制御される。マイクロ波
キャビティの同調は、アンテナ及び接地プレートにより
制御され、接地プレートの位置はプレート調整手段６に
より調整される。マイクロ波はマイクロ波供給源８によ
り提供され、これは例えばコンバージョン・テクノロジ
社のモデル４２０８１などに相当する。供給源８の出力
１０は、フェライト・コントロール社のＮｕｍｂｅｒ２
６２０などの３ポート・サーキュレータ１２に供給され
る。３ポート・サーキュレータ１２は出力１４を有し、
これはタイプＮケーブルなどのケーブル１６を通じて、
ＮＡＲＤＡ ３６６８ ＢＮ負荷などの擬似負荷１８に
接続される。擬似負荷１８は、アンテナの配置誤りと調
整式接地プレートによるインピーダンス不整合に起因す
る、キャビティ２からの反射放射を吸収するために配置
される。３ポート・サーキュレータ１２の出力１６は、
ＮＡＲＤＡ ３０４３ Ｂ指向性カプラなどの指向性カ
プラ１８に供給される。指向性カプラ１８は出力２０及
び２２を有し、各々はヒューレット・パッカード社のＨ
Ｐ ４３５などのパワー・メータ及びセンサ、２４及び
２６にそれぞれ供給される。パワー・メータ２４及び２
６の一方は、マイクロ波供給源８からのパワー出力を測
定し、他方はキャビティ２内の加工品からの反射パワー
を測定する。指向性カプラ１８からの出力２８は、アン
テナ制御装置４により制御されるアンテナに、マイクロ
波パワーを提供する。
【００４５】半導体チップを個別に、或いはウエハ・レ
ベルでバーンインすることに加え、出願人はプリント回
路基板及び金属化セラミック基板などの半導体チップ・
パッケージング基板についても、同じ手法を使用してバ
ーンイン可能なことを発見した。更に出願人は、半導体
チップ・パッケージング基板上にマウントされる半導体
チップが、本発明の手法を使用して、同時にバーンイン
可能なことを発見した。
ベルでバーンインすることに加え、出願人はプリント回
路基板及び金属化セラミック基板などの半導体チップ・
パッケージング基板についても、同じ手法を使用してバ
ーンイン可能なことを発見した。更に出願人は、半導体
チップ・パッケージング基板上にマウントされる半導体
チップが、本発明の手法を使用して、同時にバーンイン
可能なことを発見した。
【００４６】マウントされる半導体チップは、単一チッ
プ・モジュールのように１個でもよく、またはマルチ・
チップ・モジュールのように複数個でもよい。更にこれ
らの構造において、ピンは（ｉ）全て電気的に接続され
るか、（ｉｉ）接地ピン及びパワー・ピンだけが接続さ
れ、信号ピンが電気的に孤立されるか、或いは（ｉｉ
ｉ）接地ピン及びパワー・ピンが電気的に接地される。
これらの構成を使用すると、（ｉ）バーンインとは別に
熱サイクルの影響を調べることが可能になる。（ｉｉ）
デバイス、特にドライバ及びレシーバに、過度な電気的
過負荷損傷を引起こすことなく、加熱速度を加速するた
めに、高いマイクロ波パワー・レベルを使用することが
できる。
プ・モジュールのように１個でもよく、またはマルチ・
チップ・モジュールのように複数個でもよい。更にこれ
らの構造において、ピンは（ｉ）全て電気的に接続され
るか、（ｉｉ）接地ピン及びパワー・ピンだけが接続さ
れ、信号ピンが電気的に孤立されるか、或いは（ｉｉ
ｉ）接地ピン及びパワー・ピンが電気的に接地される。
これらの構成を使用すると、（ｉ）バーンインとは別に
熱サイクルの影響を調べることが可能になる。（ｉｉ）
デバイス、特にドライバ及びレシーバに、過度な電気的
過負荷損傷を引起こすことなく、加熱速度を加速するた
めに、高いマイクロ波パワー・レベルを使用することが
できる。
【００４７】マウントされる半導体デバイスの場合、マ
イクロ波パワーは、回路の電気的過負荷が発生する特定
の閾値限界以下に制御されなければならない。これは
（加速状態であろうとなかろうと）チップに対する通常
の障害を越える損傷となるため、望まれるものではな
い。従って、マウントされるチップに対するプロセス・
ウィンドウが設けられ、この中で加速バーンインが行わ
れる。
イクロ波パワーは、回路の電気的過負荷が発生する特定
の閾値限界以下に制御されなければならない。これは
（加速状態であろうとなかろうと）チップに対する通常
の障害を越える損傷となるため、望まれるものではな
い。従って、マウントされるチップに対するプロセス・
ウィンドウが設けられ、この中で加速バーンインが行わ
れる。
【００４８】更に出願人は、ＰＮ接合或いはショットキ
ー・バリア・ダイオード接合などの半導体デバイス上の
接合の漏洩電流が、マイクロ波の印加により低減される
ことを発見した。出願人はバイポーラ・トランジスタの
エミッタ−ベース接合、バイポーラ・トランジスタのコ
レクタ−ベース接合、ＦＥＴトランジスタのソース−チ
ャネル間接合、或いはＦＥＴトランジスタのドレイン−
チャネル間接合などのＰＮ接合などの整流接合の漏洩電
流を測定した。これらの接合では、マイクロ波にさらさ
れる前は、特定の漏洩電流が測定される。こうしたデバ
イスが、周波数が約１００ＭＨｚ乃至約３００ＧＨｚ
（好適には約２ＧＨｚ乃至約４５ＧＨｚ）、パワー・レ
ベルが約１００Ｗ乃至約６００Ｗのマイクロ波放射に、
約１５秒乃至約１５分間露出されると、漏洩電流が低減
することが明らかとなった。出願人は、実質的に完全に
結晶化或いは再結晶化された半導体材料と、その上に１
つ以上の金属化レベルを有する完全に処理済みの半導体
チップが、ここで述べらたようなマイクロ波に露出され
ると、漏洩電流の低減が発生することを見い出した。
ー・バリア・ダイオード接合などの半導体デバイス上の
接合の漏洩電流が、マイクロ波の印加により低減される
ことを発見した。出願人はバイポーラ・トランジスタの
エミッタ−ベース接合、バイポーラ・トランジスタのコ
レクタ−ベース接合、ＦＥＴトランジスタのソース−チ
ャネル間接合、或いはＦＥＴトランジスタのドレイン−
チャネル間接合などのＰＮ接合などの整流接合の漏洩電
流を測定した。これらの接合では、マイクロ波にさらさ
れる前は、特定の漏洩電流が測定される。こうしたデバ
イスが、周波数が約１００ＭＨｚ乃至約３００ＧＨｚ
（好適には約２ＧＨｚ乃至約４５ＧＨｚ）、パワー・レ
ベルが約１００Ｗ乃至約６００Ｗのマイクロ波放射に、
約１５秒乃至約１５分間露出されると、漏洩電流が低減
することが明らかとなった。出願人は、実質的に完全に
結晶化或いは再結晶化された半導体材料と、その上に１
つ以上の金属化レベルを有する完全に処理済みの半導体
チップが、ここで述べらたようなマイクロ波に露出され
ると、漏洩電流の低減が発生することを見い出した。
【００４９】バイポーラ・トランジスタにバイアスが供
給されると、エミッタ−ベース接合及びベース−コレク
タ接合に電流が形成される。これは理想的なトランジス
タにおいては周知の関係である。しかしながら、実際の
場合では、順バイアス・モード及び逆バイアス・モード
のいずれにおいても、高印加電圧領域及び低印加電圧領
域の両方において、偏差が発生する。高印加電圧では飽
和が発生し、低印加電圧では、電流が理想的関係により
予測されるよりも大きくなる。この電流の増大は、不純
物、欠陥などによる。この電流を漏洩電流と称する。
給されると、エミッタ−ベース接合及びベース−コレク
タ接合に電流が形成される。これは理想的なトランジス
タにおいては周知の関係である。しかしながら、実際の
場合では、順バイアス・モード及び逆バイアス・モード
のいずれにおいても、高印加電圧領域及び低印加電圧領
域の両方において、偏差が発生する。高印加電圧では飽
和が発生し、低印加電圧では、電流が理想的関係により
予測されるよりも大きくなる。この電流の増大は、不純
物、欠陥などによる。この電流を漏洩電流と称する。
【００５０】驚くことに出願人は、金属化パターンをそ
の上に有し、実質的に完全にアニール或いは結晶化され
た半導体材料を有する完全に処理済みの半導体チップ
を、マイクロ波放射に露出すると、ＰＮ接合及びショッ
トキー接合などの整流接合の漏洩電流が、露出されない
接合に比較して低減されることを見い出した。
の上に有し、実質的に完全にアニール或いは結晶化され
た半導体材料を有する完全に処理済みの半導体チップ
を、マイクロ波放射に露出すると、ＰＮ接合及びショッ
トキー接合などの整流接合の漏洩電流が、露出されない
接合に比較して低減されることを見い出した。
【００５１】漏洩電流は、各トランジスタの利得に影響
を及ぼすために、複数のトランジスタを有するチップの
性能及び歩留りを制限する。２つのデバイスの利得が同
一でないと、チップ内にデバイス及び回路のトラッキン
グ問題が生じる。従って、これらのデバイスの性能をウ
エハ全体にわたって一致させることは困難であり、結果
的に低品質トランジスタにより、歩留り或いは性能が低
下する。ＤＲＡＭにおいては、漏洩電流はメモリ・セル
のリフレッシュ時間を制限する。漏洩電流が低下すると
リフレッシュ時間は長くなり、その結果、パワー消費が
低減されて、熱損失が低減する。
を及ぼすために、複数のトランジスタを有するチップの
性能及び歩留りを制限する。２つのデバイスの利得が同
一でないと、チップ内にデバイス及び回路のトラッキン
グ問題が生じる。従って、これらのデバイスの性能をウ
エハ全体にわたって一致させることは困難であり、結果
的に低品質トランジスタにより、歩留り或いは性能が低
下する。ＤＲＡＭにおいては、漏洩電流はメモリ・セル
のリフレッシュ時間を制限する。漏洩電流が低下すると
リフレッシュ時間は長くなり、その結果、パワー消費が
低減されて、熱損失が低減する。
【００５２】漏洩電流の原因は表面状態、欠陥などで、
これらはストレスの下では信頼性問題に関わることが分
かっている。
これらはストレスの下では信頼性問題に関わることが分
かっている。
【００５３】複数の半導体チップを含むウエハの金属系
が、マイクロ波放射、加熱サイクル、及びアニール・サ
イクル中の残留酸素により悪影響を受けないことを保証
するために、またＩＲ高温計の使用によりウエハ表面の
温度を測定可能とするために、ポリイミドの薄膜をウエ
ハの活性表面に、カプセル封じ材料として付着した。ポ
リイミド・フィルムは漏洩電流を低減するためには、必
ずしも必要ではない。
が、マイクロ波放射、加熱サイクル、及びアニール・サ
イクル中の残留酸素により悪影響を受けないことを保証
するために、またＩＲ高温計の使用によりウエハ表面の
温度を測定可能とするために、ポリイミドの薄膜をウエ
ハの活性表面に、カプセル封じ材料として付着した。ポ
リイミド・フィルムは漏洩電流を低減するためには、必
ずしも必要ではない。
【００５４】各サイクルが、３１０℃まで３分間で直線
的に増加させる直線的傾斜部分と、その状態に１分間保
持する保持部分とから成る５サイクルの後、ポリイミド
のカプセル封じ材料を除去し、デバイスをテストした。
１つの場合を除けば、漏洩電流は最低印加電圧におい
て、マイクロ波に露出する以前の値の５０程度に低減し
た。低減が観測されなかった１ケースでは、漏洩電流は
残りのデバイスのマイクロ波放射露出後の値とほぼ同等
であった。これらの結果を表１に示す。マイクロ波サイ
クルの前後における漏洩電流が、２つの異なるサイズの
デバイス毎に示されている。また観測結果は、両方のサ
イズのデバイスに対して同様である。
的に増加させる直線的傾斜部分と、その状態に１分間保
持する保持部分とから成る５サイクルの後、ポリイミド
のカプセル封じ材料を除去し、デバイスをテストした。
１つの場合を除けば、漏洩電流は最低印加電圧におい
て、マイクロ波に露出する以前の値の５０程度に低減し
た。低減が観測されなかった１ケースでは、漏洩電流は
残りのデバイスのマイクロ波放射露出後の値とほぼ同等
であった。これらの結果を表１に示す。マイクロ波サイ
クルの前後における漏洩電流が、２つの異なるサイズの
デバイス毎に示されている。また観測結果は、両方のサ
イズのデバイスに対して同様である。
【表１】
【００５５】マイクロ波露出はまた、チップ内、ウエハ
内、パッケージング基板内、及び基板上にチップがマウ
ントされるモジュール内の温度変化だけに関連する欠陥
を加速するためにも使用される。シリコン・チップは、
一般にチップ・パッドと基板パッドを電気的に相互接続
する通称Ｃ４と称される、はんだマウンド或いははんだ
バンプによりフリップ・チップ構成でセラミック基板、
重合体基板、プリント回路基板上にマウントされる。チ
ップと基板間の熱膨張係数の不一致は、Ｃ４結合にスト
レスを与える。マイクロ波はチップ及び基板のアセンブ
リを加熱して、Ｃ４における欠陥を加速するために使用
される。アセンブリはチャンバ内に配置され、上述の手
法及び装置を使用して、マイクロ波放射に露出される。
単一モードのキャビティが好適である。アセンブリの温
度は、例えば高温計を使用してモニタされる。マイクロ
波放射は目的の温度に達した時点で中断される。チャン
バ内の中身は冷却され、このプロセスが１００回まで繰
返される。マイクロ波放射は、１００ＭＨｚ乃至３００
ＧＨｚ、５０Ｗ乃至６００Ｗ、そして１５秒乃至１５分
間実施される。例えば８インチ（４０ｍｍ）のウエハを
室温（約３０℃）から２００℃まで２０秒掛けて加熱
し、その後パワーを遮断しウエハを再度室温まで冷却
し、こうしたサイクルを繰返す。或いはチップが基板上
にマウントされたモジュールを１０℃に冷却し、その
後、２０秒掛けて１００℃までマイクロ波加熱し、次に
パワーを遮断して再度室温まで冷却する。
内、パッケージング基板内、及び基板上にチップがマウ
ントされるモジュール内の温度変化だけに関連する欠陥
を加速するためにも使用される。シリコン・チップは、
一般にチップ・パッドと基板パッドを電気的に相互接続
する通称Ｃ４と称される、はんだマウンド或いははんだ
バンプによりフリップ・チップ構成でセラミック基板、
重合体基板、プリント回路基板上にマウントされる。チ
ップと基板間の熱膨張係数の不一致は、Ｃ４結合にスト
レスを与える。マイクロ波はチップ及び基板のアセンブ
リを加熱して、Ｃ４における欠陥を加速するために使用
される。アセンブリはチャンバ内に配置され、上述の手
法及び装置を使用して、マイクロ波放射に露出される。
単一モードのキャビティが好適である。アセンブリの温
度は、例えば高温計を使用してモニタされる。マイクロ
波放射は目的の温度に達した時点で中断される。チャン
バ内の中身は冷却され、このプロセスが１００回まで繰
返される。マイクロ波放射は、１００ＭＨｚ乃至３００
ＧＨｚ、５０Ｗ乃至６００Ｗ、そして１５秒乃至１５分
間実施される。例えば８インチ（４０ｍｍ）のウエハを
室温（約３０℃）から２００℃まで２０秒掛けて加熱
し、その後パワーを遮断しウエハを再度室温まで冷却
し、こうしたサイクルを繰返す。或いはチップが基板上
にマウントされたモジュールを１０℃に冷却し、その
後、２０秒掛けて１００℃までマイクロ波加熱し、次に
パワーを遮断して再度室温まで冷却する。
【００５６】こうした手順は、基板或いはリード・フレ
ームにワイヤ・ボンドされたチップに対しても同様に効
果的であるが、熱サイクル障害はこの構成ではそう重要
ではない。
ームにワイヤ・ボンドされたチップに対しても同様に効
果的であるが、熱サイクル障害はこの構成ではそう重要
ではない。
【００５７】要するに本発明は、電子デバイスをマイク
ロ波放射に露出することにより、電子デバイスをバーン
インし、電気的にストレスを印加し、熱的にストレスを
印加し、そして実質的に完全に結晶化された半導体材料
内に製作される接合における整流接合漏洩電流を低減す
る方法を与えるものである。
ロ波放射に露出することにより、電子デバイスをバーン
インし、電気的にストレスを印加し、熱的にストレスを
印加し、そして実質的に完全に結晶化された半導体材料
内に製作される接合における整流接合漏洩電流を低減す
る方法を与えるものである。
【００５８】
【発明の効果】以上説明したように本発明によれば、マ
イクロ波の使用により、従来のバーンイン手法よりも短
い期間でデバイスをバーンインすることが可能となり、
また従来のストレス手法及びバーンイン手法において必
要とされた特殊な加工品ホルダが不要となる。更に本発
明のマイクロ波手法は、完全に処理済みの半導体チッ
プ、及びウエハ上のＰＮ接合及びショットキー・バリア
・ダイオード接合などの整流接合における漏洩電流を低
減する効果がある。
イクロ波の使用により、従来のバーンイン手法よりも短
い期間でデバイスをバーンインすることが可能となり、
また従来のストレス手法及びバーンイン手法において必
要とされた特殊な加工品ホルダが不要となる。更に本発
明のマイクロ波手法は、完全に処理済みの半導体チッ
プ、及びウエハ上のＰＮ接合及びショットキー・バリア
・ダイオード接合などの整流接合における漏洩電流を低
減する効果がある。
【図１】本発明を実施するために有用なマイクロ波装置
を示す図である。
を示す図である。
２ キャビティ ４ アンテナ制御手段 ６ プレート調整手段 ８ マイクロ波供給源 １２ ３ポート・サーキュレータ １６ ケーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カスリーン・スコット・ジン アメリカ合衆国05482、バーモント州シェ ルバーン、ワン・フォックス・ラン・ロー ド （番地なし) (72)発明者 ジェフリー・アラン・ハレイ アメリカ合衆国27615、ノース・カロライ ナ州ラーリ、タルマン・コート 9812 (72)発明者 スーザン・ジャビス・ラマイラ アメリカ合衆国10598、ニューヨーク州ヨ ークタウン・ハイツ、カリフォルニア・ロ ード 138 (72)発明者 デビッド・アンドリュー・ルイス アメリカ合衆国10512、ニューヨーク州カ ーメル、ドルービル・ロード 531 (72)発明者 ギャビン・テレンス・ミルズ アメリカ合衆国05402、バーモント州バー リントン、ポスト・オフィス・ボックス 818、ナンバー ３、カレッジ・ストリー ト 388 (72)発明者 ティモシー・アルビダ・レドモンド アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、タングルウッ ド・ドライブ ２ (72)発明者 ユク・ラン・ツァン アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、リーン・ロ ード 44 (72)発明者 ジョゼフ・ジョン・バンホーン アメリカ合衆国05489、バーモント州アン ダーヒル、ボックス 1170、ロード １ (72)発明者 アルフレッド・ビエベック アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、マウラーブルック・ドライ ブ 31 (72)発明者 ジョージ・フレデリック・ウォーカー アメリカ合衆国10028、ニューヨーク州ニ ューヨーク、アパートメント ナンバー 11ケイ、ヨーク・アベニュー 1540 (72)発明者 ジャ−ミン・ヤン 中華人民共和国50016、台湾、チャング ワ・シティ、チャン−ソウ・ストリート 110 (72)発明者 クラレンス・サンフォード・ロング アメリカ合衆国05452、バーモント州エセ ックス・ジャンクション、アパートメント ビィ12、ターシャ・レーン 35
Claims (7)
- 【請求項１】電子デバイスを提供するステップと、 上記電子デバイスにストレスを印加しバーンインするた
めに、上記電子デバイスをマイクロ波放射に露出するス
テップと、 を含む方法。 - 【請求項２】上記電子デバイスが半導体チップ、半導体
ウエハ、半導体チップ・パッケージング基板、及び半導
体チップが半導体チップ・パッケージング基板に電気的
に相互接続されるモジュールから選択される、請求項１
記載の方法。 - 【請求項３】半導体チップ、半導体ウエハ、半導体チッ
プ・パッケージング基板、及び半導体チップが半導体チ
ップ・パッケージング基板に電気的に相互接続されるモ
ジュールから選択される電子デバイスをバーンインする
方法であって、 上記電子デバイスを周波数が約１００ＭＨｚ乃至約３０
０ＧＨｚ、パワーが約５０Ｗ乃至約６００Ｗのマイクロ
波放射に、約１５秒乃至約１５分間露出するステップを
含む方法。 - 【請求項４】整流接合を有する完全に結晶化された半導
体材料を提供するステップと、 上記整流接合の漏洩電流を低減するために、上記整流接
合をマイクロ波放射に露出するステップと、 を含む方法。 - 【請求項５】上記マイクロ波放射が周波数約１００ＭＨ
ｚ乃至約３００ＧＨｚ、パワー約５０Ｗ乃至約６００Ｗ
を有する、請求項４記載の方法。 - 【請求項６】完全に結晶化された半導体材料内の整流接
合の漏洩電流を低減する方法であって、 上記整流接合を周波数が約１００ＭＨｚ乃至約３００Ｇ
Ｈｚ、パワーが約５０Ｗ乃至約６００Ｗのマイクロ波放
射に、約１５秒乃至約１５分間露出するステップと、 を含む方法。 - 【請求項７】電子デバイスを提供するステップと、 上記電子デバイスを電気ストレス、熱ストレス、バーン
イン、及び漏洩電流低減から選択される目的のためにマ
イクロ波放射に露出するステップと、 を含む方法。
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|---|---|---|---|
| US07/966,960 US5519193A (en) | 1992-10-27 | 1992-10-27 | Method and apparatus for stressing, burning in and reducing leakage current of electronic devices using microwave radiation |
| US966960 | 1997-11-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06201771A true JPH06201771A (ja) | 1994-07-22 |
| JP2996332B2 JP2996332B2 (ja) | 1999-12-27 |
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| ES (1) | ES2126621T3 (ja) |
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