JPH06201779A - テスト回路 - Google Patents
テスト回路Info
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- JPH06201779A JPH06201779A JP5000199A JP19993A JPH06201779A JP H06201779 A JPH06201779 A JP H06201779A JP 5000199 A JP5000199 A JP 5000199A JP 19993 A JP19993 A JP 19993A JP H06201779 A JPH06201779 A JP H06201779A
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- Japan
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Abstract
(57)【要約】
【目的】 トランスバーサルフィルタの動作チェックを
迅速に実行可能なテスト回路を提供する。 【構成】 複数の同一演算素子と、各演算素子に同一の
データを入力する入力手段と、各演算素子の演算結果が
同一であるか否かを判定する判定手段とを備える。
迅速に実行可能なテスト回路を提供する。 【構成】 複数の同一演算素子と、各演算素子に同一の
データを入力する入力手段と、各演算素子の演算結果が
同一であるか否かを判定する判定手段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、複数の同一演算素子を
備えるトランスバーサルフィルタの動作チェックを行う
テスト回路に関するものである。
備えるトランスバーサルフィルタの動作チェックを行う
テスト回路に関するものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】図６
は、ｎ個の乗算器を備える従来のトランスバーサルフィ
ルタの回路例を示すものである。トランスバーサルフィ
ルタは、遅延ライン上に複数のデータ取り出し口を設
け、上記取り出し口から少しずつ遅延されたデータを取
り出し、各々取り出したデータを演算素子により適当に
変化させ、その演算結果を足し合わせたものを出力する
フィルタである。該フィルタは、乗算器ｗ1〜ｗnと、係
数ラッチｘ1〜ｘnと、加算器ｙ1〜ｙnと、遅延素子ｚ1
〜ｚn-1と、係数アドレスデコーダ６００とから構成さ
れる。
は、ｎ個の乗算器を備える従来のトランスバーサルフィ
ルタの回路例を示すものである。トランスバーサルフィ
ルタは、遅延ライン上に複数のデータ取り出し口を設
け、上記取り出し口から少しずつ遅延されたデータを取
り出し、各々取り出したデータを演算素子により適当に
変化させ、その演算結果を足し合わせたものを出力する
フィルタである。該フィルタは、乗算器ｗ1〜ｗnと、係
数ラッチｘ1〜ｘnと、加算器ｙ1〜ｙnと、遅延素子ｚ1
〜ｚn-1と、係数アドレスデコーダ６００とから構成さ
れる。
【０００３】係数アドレスデコーダ６００は、係数ラッ
チｘ1〜ｘnへ、順にラッチ信号Ｒαを出力する。ここ
で、ラッチ信号Ｒαの係数αは、１≦α≦ｎの関係を満
たす値であり、所定のタイミングでα＝１，２，３，
…，ｎ−２，ｎ−１，ｎと順に繰り返し変化する。ラッ
チ信号Ｒαを受け取った係数ラッチｘαは、係数データ
バスから送られてくる係数データ（被乗数）をラッチす
る。乗算器ｗαは、データバスから入力される乗数と、
係数データラッチｘαにラッチされた被乗数のデータに
基づいて、演算処理を実行し、演算結果を加算器ｙαへ
出力する。加算器ｙαに入力された演算結果は、遅延回
路Ｚαにより遅延された後に、次の加算器ｙα+1に出力
される。上記の一連の動作が各乗算器ｗ1〜ｗnにおいて
繰り返され、実行された演算結果の合計が、Ｓoutとし
て出力される。
チｘ1〜ｘnへ、順にラッチ信号Ｒαを出力する。ここ
で、ラッチ信号Ｒαの係数αは、１≦α≦ｎの関係を満
たす値であり、所定のタイミングでα＝１，２，３，
…，ｎ−２，ｎ−１，ｎと順に繰り返し変化する。ラッ
チ信号Ｒαを受け取った係数ラッチｘαは、係数データ
バスから送られてくる係数データ（被乗数）をラッチす
る。乗算器ｗαは、データバスから入力される乗数と、
係数データラッチｘαにラッチされた被乗数のデータに
基づいて、演算処理を実行し、演算結果を加算器ｙαへ
出力する。加算器ｙαに入力された演算結果は、遅延回
路Ｚαにより遅延された後に、次の加算器ｙα+1に出力
される。上記の一連の動作が各乗算器ｗ1〜ｗnにおいて
繰り返され、実行された演算結果の合計が、Ｓoutとし
て出力される。
【０００４】従来、上記フィルタにおいて、各乗算器ｗ
1〜ｗnの動作チェックを行う場合、ロジックテスターを
用いてチェックを行っていた。例えば、データバスから
入力されるデータが１０ビット、係数データバスから入
力される係数データが１０ビットであり、フィルタに備
えられる乗算器がｎ＝１００、即ち１００個である場合
には、２10×２10×１００＝１００×２20回のパターン
を、ロジックテスターを用いてチェックする必要があ
り、チェックに長時間を費やすこととなる。
1〜ｗnの動作チェックを行う場合、ロジックテスターを
用いてチェックを行っていた。例えば、データバスから
入力されるデータが１０ビット、係数データバスから入
力される係数データが１０ビットであり、フィルタに備
えられる乗算器がｎ＝１００、即ち１００個である場合
には、２10×２10×１００＝１００×２20回のパターン
を、ロジックテスターを用いてチェックする必要があ
り、チェックに長時間を費やすこととなる。
【０００５】そこで、本発明は、複数の演算素子を備え
るトランスバーサルフィルタの動作チェックを迅速に実
行可能なテスト回路を提供することを目的とする。
るトランスバーサルフィルタの動作チェックを迅速に実
行可能なテスト回路を提供することを目的とする。
【０００６】
【問題を解決するための手段】請求項１に記載されたト
ランスバーサルフィルタの動作チェックを行うテスト回
路は、複数の同一演算素子と、各演算素子に同一の演算
用データを入力する入力手段と、各演算素子の演算結果
の異同を判定する判定手段とを備える。
ランスバーサルフィルタの動作チェックを行うテスト回
路は、複数の同一演算素子と、各演算素子に同一の演算
用データを入力する入力手段と、各演算素子の演算結果
の異同を判定する判定手段とを備える。
【０００７】請求項２に記載されたトランスバーサルフ
ィルタのの動作チェックを行うテスト回路は、複数の同
一演算素子と、各演算素子に同一の演算用データを入力
する入力手段と、各演算素子の演算結果を、少なくとも
２つ以上の演算素子の演算結果からなる複数の組に分割
し、各組の演算結果の異同を判定する複数の判定手段と
を備える。
ィルタのの動作チェックを行うテスト回路は、複数の同
一演算素子と、各演算素子に同一の演算用データを入力
する入力手段と、各演算素子の演算結果を、少なくとも
２つ以上の演算素子の演算結果からなる複数の組に分割
し、各組の演算結果の異同を判定する複数の判定手段と
を備える。
【０００８】請求項３に記載されたトランスバーサルフ
ィルタの動作チェックを行うテスト回路は、請求項１及
び請求項２に記載されたテスト回路であって、入力手段
は、各演算素子に同時に同一の演算用データを入力する
ことを特徴とする。
ィルタの動作チェックを行うテスト回路は、請求項１及
び請求項２に記載されたテスト回路であって、入力手段
は、各演算素子に同時に同一の演算用データを入力する
ことを特徴とする。
【０００９】
【作用】請求項１に記載されたトランスバーサルフィル
タの動作チェックを行うテスト回路は、入力手段により
各同一の演算素子に同一の演算用データが入力され、判
定手段により各演算素子の演算結果の異同が判定され
る。
タの動作チェックを行うテスト回路は、入力手段により
各同一の演算素子に同一の演算用データが入力され、判
定手段により各演算素子の演算結果の異同が判定され
る。
【００１０】請求項２に記載されたトランスバーサルフ
ィルタの動作チェックを行うテスト回路は、入力手段に
より各同一演算素子に同一の演算用データが入力され、
少なくとも２つ以上の演算素子の演算結果の組に分割さ
れた各組の演算結果の異同が、複数の判定手段により判
定される。即ち、演算素子を１０個備えるトランスバー
サルフィルタにおいて、２つの演算素子の演算結果を１
組とする場合には、全部で５つの判定手段が備えられる
こととなる。
ィルタの動作チェックを行うテスト回路は、入力手段に
より各同一演算素子に同一の演算用データが入力され、
少なくとも２つ以上の演算素子の演算結果の組に分割さ
れた各組の演算結果の異同が、複数の判定手段により判
定される。即ち、演算素子を１０個備えるトランスバー
サルフィルタにおいて、２つの演算素子の演算結果を１
組とする場合には、全部で５つの判定手段が備えられる
こととなる。
【００１１】請求項３に記載されたトランスバーサルフ
ィルタの動作チェックを行うテスト回路は、請求項１及
び請求項２に記載されたテスト回路において、入力手段
が、各演算素子に同時に同一の演算用データを入力す
る。
ィルタの動作チェックを行うテスト回路は、請求項１及
び請求項２に記載されたテスト回路において、入力手段
が、各演算素子に同時に同一の演算用データを入力す
る。
【００１２】
【実施例】本発明の回路は、トランスバーサルフィルタ
に備えられている複数の同一演算素子に、同一の乗数及
び被乗数のデータを与え、この計算結果を、例えば、排
他的論理和（以下、ＥＸＯＲとする）ゲートからなるコ
ンパレータへ出力することで、各演算素子が、各々同一
の演算結果を出力しているか否かを判定し、上記演算素
子の動作チェックを実行することを特徴とする。ここ
で、１つのコンパレータに各演算素子から出力される演
算結果の全てを入力する構成を採る場合には、演算素子
の全てが正確に動作しているか否かを判定することがで
きる。また、各演算素子から出力される演算結果を複数
のコンパレータに分割して入力させることにすると、演
算素子にトラブルが発生した場合に、トラブルを発生し
た演算素子を特定することが容易となる。以下、添付の
図面を用いて、以下の順で本発明の回路について説明す
る。 （１）第１実施例 （２）第２実施例 （３）第３実施例 （４）第４実施例 （５）本発明のテスト回路を備えるトランスバーサルフ
ィルタの動作チェックの実行回路例の説明
に備えられている複数の同一演算素子に、同一の乗数及
び被乗数のデータを与え、この計算結果を、例えば、排
他的論理和（以下、ＥＸＯＲとする）ゲートからなるコ
ンパレータへ出力することで、各演算素子が、各々同一
の演算結果を出力しているか否かを判定し、上記演算素
子の動作チェックを実行することを特徴とする。ここ
で、１つのコンパレータに各演算素子から出力される演
算結果の全てを入力する構成を採る場合には、演算素子
の全てが正確に動作しているか否かを判定することがで
きる。また、各演算素子から出力される演算結果を複数
のコンパレータに分割して入力させることにすると、演
算素子にトラブルが発生した場合に、トラブルを発生し
た演算素子を特定することが容易となる。以下、添付の
図面を用いて、以下の順で本発明の回路について説明す
る。 （１）第１実施例 （２）第２実施例 （３）第３実施例 （４）第４実施例 （５）本発明のテスト回路を備えるトランスバーサルフ
ィルタの動作チェックの実行回路例の説明
【００１３】（１）第１実施例 図１は、本発明のテスト回路を備えるトランスバーサル
フィルタ５０２の第１実施例を示す図である。本フィル
タは、乗算器ａ1〜ａnと、係数ラッチｂ1〜ｂnと、加算
器ｃ1〜ｃnと、遅延素子ｄ1〜ｄn-1と、コンパレータｅ
1と、係数アドレスデコーダ１００とを備える。
フィルタ５０２の第１実施例を示す図である。本フィル
タは、乗算器ａ1〜ａnと、係数ラッチｂ1〜ｂnと、加算
器ｃ1〜ｃnと、遅延素子ｄ1〜ｄn-1と、コンパレータｅ
1と、係数アドレスデコーダ１００とを備える。
【００１４】係数アドレスデコーダ１００は、係数ラッ
チｂ1〜ｂnへ、順にラッチ信号Ｒαを出力する。ここ
で、ラッチ信号Ｒαの係数αは、１≦α≦ｎの関係を満
たす値であり、所定のタイミングでα＝１，２，３，
…，ｎ−２，ｎ−１，ｎと順に繰り返し変化する。ラッ
チ信号を受け取った係数ラッチｂαは、係数データバス
から送られてくる係数データをラッチする。乗算器ａα
には、データバスから、例えば１０ビットのデータ（乗
数）が入力されると共に、係数ラッチｂαにラッチされ
た１０ビットの係数（被乗数）が入力される。乗算器ａ
αは、入力されたデータ（乗数）を係数（被乗数）倍し
た結果を加算器ｃα及びコンパレータｅ1へ出力する。
加算器ｃαへ出力された計算結果は、遅延回路ｄαによ
り遅延された後に、次の加算器ｃα+1に出力される。上
記の一連の動作が各乗算器ａ1〜ａnにおいて繰り返さ
れ、実行された演算結果の合計が、Ｓoutとして出力さ
れる。
チｂ1〜ｂnへ、順にラッチ信号Ｒαを出力する。ここ
で、ラッチ信号Ｒαの係数αは、１≦α≦ｎの関係を満
たす値であり、所定のタイミングでα＝１，２，３，
…，ｎ−２，ｎ−１，ｎと順に繰り返し変化する。ラッ
チ信号を受け取った係数ラッチｂαは、係数データバス
から送られてくる係数データをラッチする。乗算器ａα
には、データバスから、例えば１０ビットのデータ（乗
数）が入力されると共に、係数ラッチｂαにラッチされ
た１０ビットの係数（被乗数）が入力される。乗算器ａ
αは、入力されたデータ（乗数）を係数（被乗数）倍し
た結果を加算器ｃα及びコンパレータｅ1へ出力する。
加算器ｃαへ出力された計算結果は、遅延回路ｄαによ
り遅延された後に、次の加算器ｃα+1に出力される。上
記の一連の動作が各乗算器ａ1〜ａnにおいて繰り返さ
れ、実行された演算結果の合計が、Ｓoutとして出力さ
れる。
【００１５】各乗算器ａ1〜ａnの動作チェックを実行す
る場合、データバス及び係数データバスは、係数アドレ
スデコーダ１００から出力されるラッチ信号Ｒαが係数
ラッチｂ1からｂnの全てに入力されるまでの期間中、同
一のデータを乗算器ａ1からａnへ出力する。
る場合、データバス及び係数データバスは、係数アドレ
スデコーダ１００から出力されるラッチ信号Ｒαが係数
ラッチｂ1からｂnの全てに入力されるまでの期間中、同
一のデータを乗算器ａ1からａnへ出力する。
【００１６】各乗算器ａ1〜ａnからの計算結果を受け取
ったコンパレータｅ1は、例えばＥＸＯＲゲートを用い
て、計算結果が全て同じであるか否かを判定する。ＥＸ
ＯＲゲートは、入力される信号のレベルが全てハイレベ
ル、もしくはローレベルである場合には、ローレベルの
信号を出力し、入力される信号のレベルにハイレベル及
びローレベルが混在する場合には、ハイレベルの信号を
出力するゲートである。即ち、コンパレータｅ1からの
出力が、ローレベルである場合には、全ての乗算器ａ1
〜ａnの動作が完全であることが分かる。また、コンパ
レータｅ1からの出力がハイレベルである場合には、乗
算器ａ1〜ａnのうちの何れかにトラブルが発生している
ことが分かる。
ったコンパレータｅ1は、例えばＥＸＯＲゲートを用い
て、計算結果が全て同じであるか否かを判定する。ＥＸ
ＯＲゲートは、入力される信号のレベルが全てハイレベ
ル、もしくはローレベルである場合には、ローレベルの
信号を出力し、入力される信号のレベルにハイレベル及
びローレベルが混在する場合には、ハイレベルの信号を
出力するゲートである。即ち、コンパレータｅ1からの
出力が、ローレベルである場合には、全ての乗算器ａ1
〜ａnの動作が完全であることが分かる。また、コンパ
レータｅ1からの出力がハイレベルである場合には、乗
算器ａ1〜ａnのうちの何れかにトラブルが発生している
ことが分かる。
【００１７】上記第１実施例の回路を従来のフィルタ回
路に付加することで、従来、ロジックテスターにより、
乗算器毎に動作チェックを実行していたのに比べて、迅
速な動作チェックを実行することが可能となる。
路に付加することで、従来、ロジックテスターにより、
乗算器毎に動作チェックを実行していたのに比べて、迅
速な動作チェックを実行することが可能となる。
【００１８】（２）第２実施例 次の図２は、本発明の回路を備えるトランスバーサルフ
ィルタの第２実施例を示す図である。本フィルタは、第
１実施例のフィルタと同様に、乗算器ｆ1〜ｆnと、係数
ラッチｇ1〜ｇnと、加算器ｈ1〜ｈnと、遅延素子ｉ1〜
ｉn-1と、コンパレータｊ1と、係数アドレスデコーダ２
００とを備える。
ィルタの第２実施例を示す図である。本フィルタは、第
１実施例のフィルタと同様に、乗算器ｆ1〜ｆnと、係数
ラッチｇ1〜ｇnと、加算器ｈ1〜ｈnと、遅延素子ｉ1〜
ｉn-1と、コンパレータｊ1と、係数アドレスデコーダ２
００とを備える。
【００１９】第２実施例の係数アドレスデコーダ２００
は、デコーダ１００と比べ、更に、テスト端子が配設さ
れる。係数アドレスデコーダ２００は、各乗算器ｆ1〜
ｆnの動作チェックを実行する際、デコーダ２００のテ
スト端子にハイレベルの信号が入力されると、各係数ラ
ッチｇ1〜ｇnの全てに一斉にラッチ信号を出力する。
は、デコーダ１００と比べ、更に、テスト端子が配設さ
れる。係数アドレスデコーダ２００は、各乗算器ｆ1〜
ｆnの動作チェックを実行する際、デコーダ２００のテ
スト端子にハイレベルの信号が入力されると、各係数ラ
ッチｇ1〜ｇnの全てに一斉にラッチ信号を出力する。
【００２０】上記第２実施例の回路は、上記テスト端子
を備える係数アドレスデコーダ２００を備えることによ
り、第１実施例よりも更に迅速な各乗算器の動作チェッ
クを実行することが可能となる。
を備える係数アドレスデコーダ２００を備えることによ
り、第１実施例よりも更に迅速な各乗算器の動作チェッ
クを実行することが可能となる。
【００２１】（３）第３実施例 次の図３は、本発明の回路を備えるトランスバーサルフ
ィルタを備える第３実施例である。本フィルタは、乗算
器ｋ1〜ｋnと、係数ラッチｌ1〜ｌnと、加算器ｏ1〜ｏn
と、遅延素子ｐ1〜ｐn-1と、コンパレータｑ1〜ｑmと、
係数アドレスデコーダ３００とを備える。
ィルタを備える第３実施例である。本フィルタは、乗算
器ｋ1〜ｋnと、係数ラッチｌ1〜ｌnと、加算器ｏ1〜ｏn
と、遅延素子ｐ1〜ｐn-1と、コンパレータｑ1〜ｑmと、
係数アドレスデコーダ３００とを備える。
【００２２】本実施例の回路は、第１実施例で示した回
路と比べて、コンパレータｅ1の代わりに、コンパレー
タｑ1〜ｑmの各々が、例えば乗算器２つに１つ毎に備え
られること以外は、上記第１実施例で示した回路と同じ
である。
路と比べて、コンパレータｅ1の代わりに、コンパレー
タｑ1〜ｑmの各々が、例えば乗算器２つに１つ毎に備え
られること以外は、上記第１実施例で示した回路と同じ
である。
【００２３】上記第３実施例の回路は、複数のコンパレ
ータｑ1〜ｑnを備えるため、乗算器ｋ1〜ｋnの何れかに
トラブルが発生した場合、該トラブルを発生した乗算器
を特定することが容易となる。
ータｑ1〜ｑnを備えるため、乗算器ｋ1〜ｋnの何れかに
トラブルが発生した場合、該トラブルを発生した乗算器
を特定することが容易となる。
【００２４】（４）第４実施例 次の図４は、本発明の回路を備えるトランスバーサルフ
ィルタを備える第４実施例である。本フィルタは、乗算
器ｒ1〜ｒnと、係数ラッチｓ1〜ｓnと、加算器ｔ1〜ｔn
と、遅延素子ｕ1〜ｕn-1と、コンパレータｖ1〜ｖmと、
係数アドレスデコーダ３００とを備える。
ィルタを備える第４実施例である。本フィルタは、乗算
器ｒ1〜ｒnと、係数ラッチｓ1〜ｓnと、加算器ｔ1〜ｔn
と、遅延素子ｕ1〜ｕn-1と、コンパレータｖ1〜ｖmと、
係数アドレスデコーダ３００とを備える。
【００２５】本実施例の回路は、第２実施例で示した回
路と比べて、コンパレータｊ1の代わりに、コンパレー
タｖ1〜ｖmの各々が、例えば乗算器２つに１つ毎に備え
られること以外は、上記第２実施例で示した回路と同じ
である。
路と比べて、コンパレータｊ1の代わりに、コンパレー
タｖ1〜ｖmの各々が、例えば乗算器２つに１つ毎に備え
られること以外は、上記第２実施例で示した回路と同じ
である。
【００２６】上記第４実施例の回路は、テスト端子を備
える係数アドレスデコーダ４００を備えることにより、
第３実施例よりも更に迅速な各乗算器の動作チェックを
実行することが可能であり、更に、複数のコンパレータ
ｖ1〜ｖnを備えるため、乗算器ｒ1〜ｒnにトラブルが発
生した場合、該トラブルを発生した乗算器を特定するこ
とが容易となる。
える係数アドレスデコーダ４００を備えることにより、
第３実施例よりも更に迅速な各乗算器の動作チェックを
実行することが可能であり、更に、複数のコンパレータ
ｖ1〜ｖnを備えるため、乗算器ｒ1〜ｒnにトラブルが発
生した場合、該トラブルを発生した乗算器を特定するこ
とが容易となる。
【００２７】（５）本発明のテスト回路を備えるトラン
スバーサルフィルタの動作チェックの実行回路の説明 次の図５は、例えば第１実施例に示したテスト回路を備
えるトランスバーサルフィルタ５０２（図１参照）の動
作チェックを行う回路例である。該回路は、クロック信
号発振器５００と、アップダウン・カウンタ５０１と、
第１実施例に示したトランスバーサルフィルタ５０２
と、フリップフロップ５０３及び５０４と、ＬＥＤ５０
５から構成される。
スバーサルフィルタの動作チェックの実行回路の説明 次の図５は、例えば第１実施例に示したテスト回路を備
えるトランスバーサルフィルタ５０２（図１参照）の動
作チェックを行う回路例である。該回路は、クロック信
号発振器５００と、アップダウン・カウンタ５０１と、
第１実施例に示したトランスバーサルフィルタ５０２
と、フリップフロップ５０３及び５０４と、ＬＥＤ５０
５から構成される。
【００２８】クロック発振器５００の電源ＯＮに伴い、
アップダウン・カウンタ５０１は、クロック発振器５０
０から出力されるクロック信号に同期して、乗数及び被
乗数の全ての組み合わせ、例えば、各々１０ビットの乗
数及び被乗数のデータの場合、２10×２10＝２20パター
ンの組み合わせのデータをトランスバーサルフィルタ５
０２へ接続されるデータバス及び係数データバスへ出力
する。
アップダウン・カウンタ５０１は、クロック発振器５０
０から出力されるクロック信号に同期して、乗数及び被
乗数の全ての組み合わせ、例えば、各々１０ビットの乗
数及び被乗数のデータの場合、２10×２10＝２20パター
ンの組み合わせのデータをトランスバーサルフィルタ５
０２へ接続されるデータバス及び係数データバスへ出力
する。
【００２９】アップダウン・カウンタ５０１から除数及
び被乗数のデータを受け取ったトランスバーサルフィル
タ５０２では、前に説明したように、コンパレータｅ1
が備えるＥＸＯＲゲートにより、各乗算器ａ1〜ａｎか
ら出力される計算結果の同一性を判定する。コンパレー
タｅ1からは、入力された各乗算器からの計算結果が全
て同一である場合には、ローレベルの信号が出力される
と共に、計算結果が同一でない場合にはハイレベルの信
号が出力される。
び被乗数のデータを受け取ったトランスバーサルフィル
タ５０２では、前に説明したように、コンパレータｅ1
が備えるＥＸＯＲゲートにより、各乗算器ａ1〜ａｎか
ら出力される計算結果の同一性を判定する。コンパレー
タｅ1からは、入力された各乗算器からの計算結果が全
て同一である場合には、ローレベルの信号が出力される
と共に、計算結果が同一でない場合にはハイレベルの信
号が出力される。
【００３０】コンパレータｅ1から出力された信号は、
フリップフロップ５０３へ入力される。ここで、上記信
号がハイレベルである場合には、フリップフロップ５０
４を介してＬＥＤ５０５にハイレベルの信号が入力さ
れ、ＬＥＤ５０５を発光させる。このような回路を用い
ることで、本発明のテスト回路を備えるトランスバーサ
ルフィルタの各乗算器の動作チェックを容易に実行する
ことが可能である。
フリップフロップ５０３へ入力される。ここで、上記信
号がハイレベルである場合には、フリップフロップ５０
４を介してＬＥＤ５０５にハイレベルの信号が入力さ
れ、ＬＥＤ５０５を発光させる。このような回路を用い
ることで、本発明のテスト回路を備えるトランスバーサ
ルフィルタの各乗算器の動作チェックを容易に実行する
ことが可能である。
【００３１】
【発明の効果】複数の演算素子からなるトランスバーサ
ルフィルタに上記テスト回路を備えることで、上記入力
手段により、各演算素子に同一の演算用データを入力
し、演算結果を比較することで、各演算素子の動作チェ
ックを迅速に実行可能とし、更に上記判定手段を複数備
え、上記演算素子に任意に割り当てることで、トラブル
を発生した乗算器の特定を容易にすることが可能とな
る。
ルフィルタに上記テスト回路を備えることで、上記入力
手段により、各演算素子に同一の演算用データを入力
し、演算結果を比較することで、各演算素子の動作チェ
ックを迅速に実行可能とし、更に上記判定手段を複数備
え、上記演算素子に任意に割り当てることで、トラブル
を発生した乗算器の特定を容易にすることが可能とな
る。
【図１】 本発明のテスト回路を備えるトランスバーサ
ルフィルター５０２の第１実施例を示す回路図である。
ルフィルター５０２の第１実施例を示す回路図である。
【図２】 本発明のテスト回路を備えるトランスバーサ
ルフィルターの第２実施例を示す回路図である。
ルフィルターの第２実施例を示す回路図である。
【図３】 本発明のテスト回路を備えるトランスバーサ
ルフィルターの第３実施例を示す回路図である。
ルフィルターの第３実施例を示す回路図である。
【図４】 本発明のテスト回路を備えるトランスバーサ
ルフィルターの第４実施例を示す回路図である。
ルフィルターの第４実施例を示す回路図である。
【図５】 本発明のテスト回路を備えるトランスバーサ
ルフィルターを用いて各乗算器の動作チェックを実行す
るための回路図である。
ルフィルターを用いて各乗算器の動作チェックを実行す
るための回路図である。
【図６】 従来のトランスバーサルフィルターの回路図
である。
である。
ａ1〜ａn，ｆ1〜ｆn，ｋ1〜ｋn，ｒ1〜ｒn，ｗ1〜ｗn…
乗算器 ｂ1〜ｂn，ｇ1〜ｇn，ｌ1〜ｌn，ｓ1〜ｓn，ｘ1〜ｘn…
係数ラッチ ｃ1〜ｃn，ｈ1〜ｈn，ｏ1〜ｏn，ｔ1〜ｔn，ｙ1〜ｙn…
加算器 ｄ1〜ｄn-1，ｉ1〜ｉn-1，ｐ1〜ｐn-1，ｕ1〜ｕn-1，ｚ
1〜ｚn-1…遅延素子 ｅ1，ｊ1，ｑ1〜ｑm，ｖ1〜ｖm，…コンパレータ １００，２００，３００，４００，６００…係数アドレ
スデコーダ ５００…クロック発振器 ５０１…アップダウン・カウンタ ５０２…トランスバーサルフィルタ ５０３，５０４…フリップフロップ ５０５…ＬＥＤ
乗算器 ｂ1〜ｂn，ｇ1〜ｇn，ｌ1〜ｌn，ｓ1〜ｓn，ｘ1〜ｘn…
係数ラッチ ｃ1〜ｃn，ｈ1〜ｈn，ｏ1〜ｏn，ｔ1〜ｔn，ｙ1〜ｙn…
加算器 ｄ1〜ｄn-1，ｉ1〜ｉn-1，ｐ1〜ｐn-1，ｕ1〜ｕn-1，ｚ
1〜ｚn-1…遅延素子 ｅ1，ｊ1，ｑ1〜ｑm，ｖ1〜ｖm，…コンパレータ １００，２００，３００，４００，６００…係数アドレ
スデコーダ ５００…クロック発振器 ５０１…アップダウン・カウンタ ５０２…トランスバーサルフィルタ ５０３，５０４…フリップフロップ ５０５…ＬＥＤ
Claims (3)
- 【請求項１】 複数の同一演算素子と、 各演算素子に同一の演算用データを入力する入力手段
と、 各演算素子の演算結果の異同を判定する判定手段とを備
え、 トランスバーサルフィルタの動作チェックを行うことを
特徴とするテスト回路。 - 【請求項２】 複数の同一演算素子と、 各演算素子に同一の演算用データを入力する入力手段
と、 各演算素子の演算結果を、少なくとも２つ以上の演算素
子の演算結果からなる複数の組に分割し、各組の演算結
果の異同を判定する複数の判定手段とを備えることを特
徴とするトランスバーサルフィルタの動作チェックを行
うテスト回路。 - 【請求項３】 請求項１及び請求項２に記載されたテス
ト回路であって、 入力手段は、各演算素子に同時に同一の演算用データを
入力することを特徴とするトランスバーサルフィルタの
動作チェックを行うテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000199A JPH06201779A (ja) | 1993-01-05 | 1993-01-05 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5000199A JPH06201779A (ja) | 1993-01-05 | 1993-01-05 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06201779A true JPH06201779A (ja) | 1994-07-22 |
Family
ID=11467318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5000199A Pending JPH06201779A (ja) | 1993-01-05 | 1993-01-05 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06201779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790439A (en) * | 1996-05-14 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Reduced test time finite impulse response digital filter |
| JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
-
1993
- 1993-01-05 JP JP5000199A patent/JPH06201779A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790439A (en) * | 1996-05-14 | 1998-08-04 | Mitsubishi Denki Kabushiki Kaisha | Reduced test time finite impulse response digital filter |
| JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
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Legal Events
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