JPH0618040B2 - 剰余検査装置 - Google Patents

剰余検査装置

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JPH0618040B2
JPH0618040B2 JP1235844A JP23584489A JPH0618040B2 JP H0618040 B2 JPH0618040 B2 JP H0618040B2 JP 1235844 A JP1235844 A JP 1235844A JP 23584489 A JP23584489 A JP 23584489A JP H0618040 B2 JPH0618040 B2 JP H0618040B2
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G—PHYSICS
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、ディジタル計算機で実行される算術演算の分
野に関し、より詳しくは、ディジタル計算機で実行され
る加算、減算、乗算、除算、開平算の演算における誤り
の検出に関する。
Ｂ．従来技術 従来技術では、算術演算及び論理演算の結果の正確さを
検証する手段及び技法が提供されている。加減算のオペ
ランドと結果の剰余相関を用いて結果の真実性を検査す
る装置が既知である。除算の剰余に基づく検算用装置
も、米国特許第３２２７８６５号明細書に教示されてい
る。
Ｃ．発明が解決しようとする課題 しかし、従来技術では、剰余法を用いて、最新式のディ
ジタル計算で出会う算術演算全部の結果を検証する、単
一の装置はない。この点に関して、加減乗除、開平の演
算結果を、剰余に基づいて検査できる単一の装置は知ら
れていない。
最新のコンピュータの設計では、サイズ及び構成要素数
の削減に重点が置かれているので、コンピュータ構成要
素向けの多重機能性が非常に望ましいことは明らかであ
る。この意向で、本発明者は、これらの算術演算のいず
れの結果をも検証できる能力をもつ単一のコンピュータ
構成要素を提供する。
Ｄ．課題を解決するための手段 本発明は、除法及び開平演算に対する複雑な剰余検査と
いう演算を、加算と乗算だけを含む単純な演算に還元で
きるという、重大な知見に基づくものである。加法及び
乗法は、また、加減乗算の剰余検査を実行するのに必要
な演算の不可欠な要素である。
この応用分野で、「剰余検査」という用語は、算術演算
の結果を検証するのに、オペランド、結果、余りの算術
的剰余を使用することを指す。それに関連して、「剰
余」とは、ある数のモジューロＮ除算で生じる余りを指
す。
本発明は、１対の２進数オペランドＡとＢに対して演算
が行なわれ、演算で結果が生じ、少なくとも除算及び開
平演算では余りをもたらすという、加減乗除と開平を含
めた算術演算を実行する算術演算処理装置の改良であ
る。この改良態様は、これら演算全部の結果を剰余検査
する装置である。剰余検査装置は、Ａの剰余を示す第１
の剰余信号、Ｂの剰余を示す第２の剰余信号、結果の剰
余を示す第３の剰余信号、Ｂから余りを引いて生じる差
の剰余を示す第４の剰余信号の各剰余信号を発生する手
段を含んでいる。２個の剰余量を乗じて剰余結果信号を
生じる算術機構が設けられている。第１の選択機構は、
剰余信号を発生する手段及び１対の剰余信号を算術演算
装置に選択的に供給する算術機構に接続されている。第
１の選択機構は、除算の終了時に第１及び第３の剰余信
号から成る第１の剰余信号対を供給し、開平演算の終了
時に２つの剰余信号からなる第２の剰余信号対を供給す
る。第４の剰余信号を剰余結果信号と比較して、第４の
剰余信号が剰余結果信号と等しくない場合に誤り信号を
生成する比較機構が、剰余信号を生成する手段及び算術
演算装置に接続されている。
この改良態様では、第１の選択機構が、第１及び第２の
剰余信号を含む第３の剰余信号対を、乗算中、算術演算
装置に供給する。この改良態様は、さらに、剰余信号を
生成する手段及び比較機構に接続された、第１または第
２の剰余信号対を算術演算装置に供給する場合には第４
の剰余信号を、また第３の剰余信号対を算術演算装置に
供給する場合には第３の剰余信号を、選択的に比較機構
に供給する第２の選択機構を含んでいる。
この改良態様では、算術演算装置は１対の剰余信号を加
算して剰余結果信号を生成する加算器を含み、加算器
は、加減算中、第１の剰余信号と第２の剰余信号を加え
て剰余結果信号を生成し、第２の選択機構は、加算器が
第１の剰余信号と第２の剰余信号を加えて剰余結果信号
を生成する場合、第３の剰余信号を比較機構に供給す
る。
したがって、本発明の目的は、１対のオペランドに対し
て行なわれる加減乗除または開平の演算結果を検証でき
る、剰余検査装置を提供することにある。
Ｅ．実施例 この説明では、１対のオペランドＡ及びＢに対する加減
乗除及び開平を含む算術演算の基本的要素全体を実行す
ることのできるディジタル・コンピュータが存在するも
のと仮定する。このような機能は、たとえばＩＢＭシス
テム／３７０コンピュータ・ファミリに備わっている。
これらの演算をこのようなコンピュータで実行する手段
が存在するものと仮定する。これらの演算を実行する機
能ユニットの代表的構成図を第３図に示す。
第３図で、１０進数のディジタル表示から構成される１
対のオペランドＡ及びＢが、それぞれ１対のレジスタ１
０及び１２に供給される。減算など一部の演算では、オ
ペランドＢの補数化が必要である。Ｂの補数化は、通
常、補数化信号（ＣＯＭＰ）に応答してオペランドＢに
対する補数化演算を実行する補数化回路（Ｃ）１３で行
なわれる。
その後、オペランドＡ及びＢが演算装置１４に供給さ
れ、そこで加減乗除または開平の演算の１つが実行され
る。これらの演算では、オペランドＡが、加算ならＢだ
け増大され、減算ならＢだけ減少され、乗算ならＢ倍さ
れて、結果をもたらす。除算なら、オペランドＢをＡで
割って、結果及びＡでスケーリングした余り（ＲＥＭ／
Ａ）が生成される。開平演算なら、結果は、オペランド
Ｂから量ＲＥＭを差し引いて得られる値の平方根をとっ
て求められる。通常どおり、開平演算は反復演算であ
り、その結果は、値（Ｂ−ＲＥＭ）に対して演算するこ
とにより１ビットずつ組み立てたディジタル値である。
各サイクルで、ＢはＲＥＭずつ減少される。
除算及び開平演算の終了時に、Ｓレジスタ１６はそれぞ
れ、値（ＲＥＭ／Ａ）及び（ＲＥＭ）を保持する。この
値は、第３図に余りとして示されている。算術演算の結
果は、結果レジスタ１８に保持され、プログラミング実
行間にそこで利用可能となる。
最新の機能ユニットの設計に合わせて、第３図の演算装
置はパイプライン化され、演算装置１４によって実行中
の命令に続く命令の発行及び開始が可能になっている。
パイプライン化の結果、レジスタ１０及び１２、１６及
び１８は、プロセス制御機構２０によって決定される順
序で動作される。プロセス制御機構２０は、発行された
演算命令が必要とする演算の種類を示す、復号されたコ
マンドを受け取る。このコマンドに応答して、一連のゲ
ート制御信号がレジスタに供給される。算術演算の開始
を意味する開始信号で、オペランドＡ及びＢがレジスタ
１０及び１２中に入力され、装置の内部演算が開始す
る。除算及び開平演算が完了すると（Ｄ／ＳＱ完了）、
余りの値がＳレジスタ１６中に入力される。最後に、結
果ゲート（ＧＲＬＴ）信号に応答して、結果が１８に記
録される。
加算、減算、乗算の演算を検査するため、通常、プロセ
ッサで剰余検査法が使用される。本発明は、これらの演
算ならびに除算及び開平演算がすべて第３図に示すよう
なパイプライン式機能ユニットで実行されるとき、これ
ら５種の演算に対する剰余検査を実行する装置を含んで
いる。通常どおり、パイプライン式機能ユニットで除算
及び開平演算を行なうのに用いられるアルゴリズムは、
反復ごとに結果の１ビットを回収する反復演算を実行す
る。何回かのサイクルの後、上記のようにして結果及び
余りが得られる。
第３図にあるようなパイプライン式機能ユニットで行な
った演算に対して剰余検査を行なうには、オペランドＡ
及びＢの剰余及び結果の剰余を発生しなければならな
い。除算及び開平演算では、余りの剰余も発生しなけれ
ばならない。剰余検査は、機能ユニットがオペランドに
対して行なうのと同じ演算をオペランドの剰余に対して
実行することによって行なわれる。剰余に対して行なっ
た演算の結果は「剰余結果」と呼ばれる。どちらの演算
でも誤りが発生しなかった場合、剰余結果は、第３図の
レジスタ１８で得られる機能ユニットの結果の剰余と同
じになる。演算の式及び対応する剰余検査の式を、第１
表に示す。
第 １ 表 演算 剰余検査 加算：A+B＝RLT RES(A)+RES(B)＝RES(RLT) 減算：A-B＝RLT RES(A)-RES(B)＝RES(RLT) 乗算：A×B＝RLT RES(A)×RES(B)＝RES(RLT) 除算：B/A＝RLT+(REM/A) RES(B)/RES(A)＝RES(RLT) +[RES(REM)/RES(A)] 開平：SQR[B-REM]＝RLT SQR[RES(B)-RES(REM)] RES(RLT) 第１表で、ＲＥＳは剰余、ＳＱＲは平方根、Ａはオペラ
ンドＡ、ＢはオペランドＢ、ＲＬＴは結果、ＲＥＭは余
りを示す。
加算クラス（加算と減算）及び乗算では、剰余検査演算
は第１図の機能ユニットの場合と同じやり方で行なわれ
る。除算及び開平演算では、式を次のように整理する。
除算：RES(B)/RES(A)＝RES(RLT)＋[RES(REM)/ RES(A)] 両辺にＲＥＳ（Ａ）を掛けると RES(B)＝RES(A)×RES(RLT)＋RES(REM) 両辺からＲＥＳ（ＲＥＭ）を引いて RES(B)−RES(REM)＝RES(A)×RES(RLT)(1) 開平：SQR[RES(B)-RES(REM)]＝RES(RLT) 両辺を２乗すると RES(B)−RES(REM)＝RES(RLT)×RES (RLT)(2) 方程式を整理すると、除算及び開平演算の複雑な剰余演
算が加算及び乗算の簡単な式に還元される。今や、加算
クラス及び乗算の演算に対する剰余検査を実行する剰余
検査ハードウェアが実現でき、余り用の剰余生成機構を
１個加えるだけで、この検査機構で、除算及び開平演算
に対する剰余検査も実行できる。
第１図は、本発明に従って構成され動作する剰余検査機
構を示す。第１図の剰余検査機構では、４個の剰余生成
機構４０、４２、４８、５０が示されている。剰余生成
は当技術分野では周知であり、好ましい実施例では剰余
がこれらの生成機構でモジューロ１５除算によって生成
されると言う以外に、説明は必要ない。結果的に言う
と、これらの生成機構の１つに供給された任意の２進デ
ィジタル数の剰余は、その数を１５で割って生じる余り
によって与えられる。剰余生成は、とくにモジューロ９
演算の場合について、米国特許第３８１６７２８号明細
書に記載されている。モジューロ１５剰余の計算は上記
の特許の教示の単純な拡張である。剰余生成機構５０
は、オペランドＢから余りを引いて生じる量の剰余を生
成する。この点に関連して、剰余生成機構５０は、まず
余りの値を補数化し、補数化した余りの値をオペランド
Ｂと組み合わせることにより、量（Ｂ−ＲＥＭ）の剰余
を生成する。これもやはり、既知の技法によって実行可
能な単純な機能である。
次に、第１図を参照して本発明の構造にいて説明する。
第１図で、オペランドＡ及びＢが、それぞれ第３図のレ
ジスタ１０及び１２から、それぞれ第１図の剰余生成機
構４０及び４２に供給される。生成された剰余はゲート
式レジスタ４４及び４６に記憶される。第３図のレジス
タ１８から得られる結果の値が剰余生成機構４８に供給
され、余りの補数が剰余生成機構５０中でオペランドＢ
の剰余と組み合わされる。量（Ｂ−ＲＥＭ）の剰余が、
ゲート式レジスタ５２中に入力される。ゲート式レジス
タ４４及び４６と生成機構４８から得られる剰余信号を
組み合わせる演算装置は、モジューロ１５の乗算機構５
４及びモジューロ１５の算術論理演算機構（ＡＬＵ）５
６を含む。ＡＬＵ５６は、通常のゲート式加算器を含ん
でいる。ＡＬＵ５６は、ＡＬＵ５６の選択ポートでの信
号入力の状態に応じて、ポートA1とA2の量、またはポー
トB1とB2の量を加える。ＡＬＵポートA1及びA2への入力
は、それぞれ剰余レジスタ４４及び４６から得られる。
ＡＬＵポートB1及びB2への入力は、それぞれモジューロ
１５乗算機構５４のＣ出力及びＳ出力から取られる。し
たがって、選択ポートの信号が１状態のとき、ＡＬＵは
オペランドＡの剰余をオペランドＢの剰余に加える。信
号の相補状態に応じて、ＡＬＵ５６は、乗算機５４から
供給されたＣ信号とＳ信号を加える。ＡＬＵ５６が行な
った加算の結果は、ゲート式ＡＬＵ結果レジスタ５８に
入力される。１対の選択回路は、第１に、ゲート式アセ
ンブラ６０及び６２、第２に、ゲート式アセンブラ７０
を含んでいる。第１の選択回路の第１のアセンブラ６０
は、入力Ａ及びＢで生成機構４８及びレジスタ４４の出
力を受け取る。アセンブラは、ゲート信号に基づいて、
選択的に２個の入力信号のうち１個を通過させる。同様
に、ゲート式アセンブラ６２は、ゲート信号のデータに
応じて、剰余生成機構４８の出力またはレジスタ４６の
出力を通過させる。ゲート式アセンブラ７０から構成さ
れる第２の選択回路は、剰余生成機構４８の出力または
ゲート式レジスタ５２の出力を通過させる。比較機構７
６は、標準２入力４ビット比較機構から構成され、ゲー
ト式アセンブラ７０からのディジタル値をレジスタ５８
中に含まれるディジタル値と比較する。値が等しくない
場合、比較機構７６は、誤り信号と呼ばれる正の値の信
号を出力する。そうでなく、値が等しい場合は、比較機
構７６は、ゼロ値、すなわち誤り信号として機能しない
値を供給する。比較機構７６から出力された誤り信号
は、ゲート式ラッチ８０で捕捉される。
第１図の剰余検査機構はまた、剰余検査制御回路９０を
も含む。制御回路９０は、通常のクロック式状態マシン
で、プロセス制御機構２０から第３図の算術演算装置１
４に供給されるコマンド、クロック、開始信号、結果ゲ
ート（ＧＲＬＴ）信号、及びＤ／ＳＱ完了信号を受け取
る。これらの信号に応答して、制御回路９０は、複数の
ゲート信号を含む信号列を出力する。この点に関連し
て、最初のゲート信号であるＲＥＳ Ａ／Ｂゲートは、
レジスタ４４及び４６に供給されるゲート制御信号であ
る。ＭＡＵゲート信号は、ＡＬＵ５６の選択入力に供給
される。ＲＴＡゲート信号は、アセンブラ６０にとって
使用可能な２つの入力のうち１個を選択する。ＲＴＢゲ
ート信号は、アセンブラ６２及びアセンブラ７０にとっ
て使用可能な２つの入力のうち１個を選択する。余りゲ
ート信号は、制御回路９０からレジスタ５２に供給さ
れ、レジスタ５２が剰余生成機構５０の出力を捕捉でき
るようにする。制御回路９０からレジスタ５８に供給さ
れる結果ゲート信号は、このレジスタ５８がＡＬＵ５６
の出力をラッチできるようにする。最後に、誤りゲート
信号は比較機構７６の出力をラッチ８０中にラッチす
る。
ここで、第４図ないし第７図を参照すると、第１図の剰
余検査機構の動作が理解できる。これらの図には、動作
を示す波形が示されている。各図の最初の波形は、第３
図の機能ユニットと第１図の剰余検査機構に共通するク
ロック信号を表す。クロック信号は、８サイクルのパイ
プライン・シーケンスを確立する通常の循環クロック信
号である。各パイプライン・シーケンス・サイクルは、
パイプライン式レジスタの８段のうちの１段のゲート制
御を意味する。つまり、サイクルＧＲ２は、パイプライ
ンの第２段にある全レジスタがゲート制御される、パイ
プ・サイクルを指す。第５図ないし第７図には、第３図
の機能ユニットによる反復アルゴリズムの処理を表すギ
ャップがクロック波形及びパイプ波形に現れている。パ
イプ信号は、剰余検査制御回路９０に内在するものと理
解されたい。
第４図は、加算命令及び減算命令を支援するものを含め
て、加算クラス演算用の第１図の剰余検査機構の演算シ
ーケンスを示している。制御回路９０が加算クラス命令
に対するコマンド信号を受け取って復号した後、さらに
演算の開始を表す開始信号を受け取るとき、オペランド
Ａ及びＢはそれぞれ剰余生成機構４０及び４２にとって
利用可能となる。コマンド信号及び開始信号を受け取っ
た後の最初のパイプ・サイクル中に、ＧＲ３でＲＥＳ
Ａ／Ｂゲート信号がパルス発生され、その結果、オペラ
ンドＡの剰余がレジスタ４４にゲートされ、オペランド
Ｂの剰余がレジスタ４６にゲートされる。ＭＡＵゲート
信号は、非活動状態にある。したがって、ＡＬＵ（算術
論理演算機構）５６はＡの剰余をＢの剰余に加え、結果
を出力として供給する。同時に、ＲＴＢゲート信号が非
活動状態にあり、その結果、結果の剰余はゲート式アセ
ンブラ７０を通って比較回路７６に渡される。ＧＲ５
で、結果ゲート信号が活動化され、ＡＬＵ５６の出力を
レジスタ５８に入力する。レジスタ５８の出力はその入
力に追従するので、Ａ及びＢの剰余の和も比較機構７６
に供給される。ここで、比較機構７６は、その入力に提
示される信号が等しいか等しくないかに応じて、その出
力を設定する。この場合、入力信号は、結果の剰余及び
両オペランドの剰余の和である。この剰余検査演算は、
第１表の最初の２行に与えられている加算及び減算の式
を満足する。比較機構７６の出力は、ＧＲ７で誤りゲー
ト信号が活動化されるとき、誤りラッチ８０にラッチさ
れる。
乗算命令の結果に対する剰余検査演算は、加算クラス演
算で検査されたものと同じ剰余を使って行なわれる。第
１図の回路の動作の唯一の相違は、乗算中には、ＭＡＵ
ゲート信号が制御回路９０によって活動化され、乗算機
構の出力をそれぞれB1及びB2入力を介してＡＬＵ５６に
供給するということである。乗算機構５４は、ゲート式
アセンブラ６０及び６２を介してＡ及びＢの剰余を受け
取る。この場合、Ａ及びＢの剰余が乗算機構５４中で掛
け合わされ、乗算で得られた桁上げ信号Ｃと保管信号Ｓ
がＡＬＵ５６で加え合わされて、両オペランドを掛け合
わせた結果が生成される。この結果が、結果の剰余と比
較され、上記のように誤り信号がラッチされる。この演
算は、第１表の第３行の式を満足している。
第６図に、除算の剰余検査演算の場合のタイミング・シ
ーケンスを示す。除算に対する剰余検査演算では、パイ
プ・シーケンスのＧＲ０サイクル中でのＭＡＵゲート信
号の活動化により、乗算機構５４の出力がＡＬＵ５６に
接続される。同時に、ＲＴＢゲート信号が活動化され
る。ＲＴＢゲート信号が活動状態になると、アセンブラ
６２及び７０の入力がそのＡポートからＢポートへ切り
替わる。このとき、アセンブラ６０を通過したオペラン
ドＡの剰余が結果の剰余と掛け合わされ、アセンブラ６
２のＢ入力を通過する。ＭＡＵゲート信号が活動化され
ているため、乗算機構５４は、ＡＬＵ５６のB1及びB2ポ
ートに接続される。ここで、ＲＴＢゲート信号により、
アセンブラ７０のＢ入力（レジスタ５２の出力）がアセ
ンブラ出力に接続される。除算が完了し、Ｄ／ＳＱ完了
信号を受け取った後、剰余生成機構５０の出力が量ＲＥ
Ｓ（Ｂ−ＲＥＭ）を生成し、それがＧＲ６サイクル中に
余りゲート信号によって、レジスタ５２にゲートされ
る。次に、結果ゲート信号の活動化によって、パイプ・
シーケンスのＧＲ７サイクル中に、ＡＬＵ５６の出力が
レジスタ５８に捕捉される。ここで、比較機構７６が、
レジスタ５８内に保持されているオペランドＡの剰余と
除算の結果の剰余の積をレジスタ５２内の値と比較し、
それによって、式（１）の関係を確立する。その結果
が、パイプ・シーケンスの最終サイクルで誤りゲート信
号によってレジスタ８０にゲートされる。
開平剰余検査演算の演算シーケンスを、第７図に示す。
この剰余検査シーケンスは、２つの例外を除き、第６図
の除算剰余検査シーケンスとほぼ等しい。第１に、ＲＴ
Ａゲート信号が、ＭＡＵゲート信号及びＲＴＢゲート信
号と同時に活動化される。これにより、結果の剰余が生
成機構４８から両アセンブラ６０及び６２を介して乗算
機構５４に供給される。その効果は、もちろん、式
（２）の右辺で必要とされる、結果の剰余を２乗するこ
とである。第２の相違点は、ＧＲ４の直前の反復開平ア
ルゴリズムの終了時に余りゲート信号が活動化されるこ
とである。これは、余りが演算の所産でなく、演算中い
つでも存在しているからである。したがって、これは、
除算の余りよりも前に得ることができる。第７図に示し
たような信号シーケンスの場合、機能ユニットの結果の
剰余の２乗が、レジスタ５２内の量と比較機構７６中で
比較され、これにより式（２）の関係が確立される。比
較の結果は、レジスタ８０中にラッチされる誤り信号と
して供給される。
【図面の簡単な説明】
第１図は、本発明の装置のブロック図である。 第２図は、算術演算中に発生する一連の事象を示す波形
を含むタイミング図である。 第３図は、１対のオペランドＡ及びＢに対して加算、減
算、乗算、除算、開平の諸演算を実行する、最新の算術
演算装置のブロック図である。 第４図ないし第７図は、加算クラス命令、乗算命令、除
算命令、開平命令の結果の剰余検査を実行する間の本発
明の演算操作のタイミングを示す波形図である。 ４０、４２、４８、５０……剰余生成機構、４４、４
６、５２……レジスタ、５４……乗算機構、５６……算
術論理演算機構（ＡＬＵ）、５８……ＡＬＵ結果レジス
タ、６０、６２、７０……アセンブラ、７６……比較機
構、８０……ラッチ、９０……剰余検査制御回路。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】オペランドＡ及びオペランドＢに対して加
    算、減算、乗算、除算及び開平演算を実行して結果を生
    成し、除算及び開平演算では余りを生成する算術演算装
    置において、 オペランドＡの剰余を表す第１剰余信号RES(A)、オペラ
    ンドＢの剰余を表す第２剰余信号RES(B)、演算結果の剰
    余を表す第３剰余信号RES(RLT)、及びオペランドＢから
    余りを引いた差の剰余を表す第４剰余信号RES(B-REM)を
    生成する剰余生成手段と、 ２つの剰余値を乗算して剰余結果信号を生成する演算手
    段と、 前記剰余生成手段及び前記演算手段に接続され、除算の
    検査に際しては前記第１剰余信号及び前記第３剰余信号
    から成る第１の剰余信号対を、開平演算の検査に際して
    は２つの前記第３剰余信号から成る第２の剰余信号対を
    前記演算手段へ供給する選択手段と、 前記選択手段から供給された剰余信号対に対して前記演
    算手段が生成する前記剰余結果信号および前記第４剰余
    信号を比較して不一致であれば誤り信号を発生する比較
    手段と、 を具備することを特徴とする除算及び開平演算の剰余検
    査装置。
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