JPH06201800A - プログラム可能論理配列およびプログラム可能論理を含むシステムの完全さをテストする方法 - Google Patents

プログラム可能論理配列およびプログラム可能論理を含むシステムの完全さをテストする方法

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JPH06201800A
JPH06201800A JP5189759A JP18975993A JPH06201800A JP H06201800 A JPH06201800 A JP H06201800A JP 5189759 A JP5189759 A JP 5189759A JP 18975993 A JP18975993 A JP 18975993A JP H06201800 A JPH06201800 A JP H06201800A
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clock
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Michael D Pedneau
マイケル・ディ・ペドノー
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Abstract

(57)【要約】 【目的】 プログラム可能論理の自己テストと自己検査
とを行なうためのシステムおよび方法を提供する。 【構成】 好ましい実施例によれば、プログラム可能論
理（１２）の入力に結合される出力、および通常の入力
信号源と擬似乱数ジェネレータ（１８）とに結合される
入力を有するマルチプレクサ（１６）を含むシステムが
提供される。マルチプレクサ（１６）は入力源信号に応
答して入力をその出力へ選択的に結合する。プログラム
可能論理（１２）の出力は通常の出力コンポーネントと
読出しイネーブル信号によって制御されるデータ圧縮レ
ジスタ（１４）とに与えられる。このシステムは、入力
選択信号と読出しイネーブル信号とを独立させて発生す
る構成制御（２０）をさらに含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明はプログラム可能論理の完全さ
をテストするためのシステムおよび方法に関し、より特
定的にはプログラム可能論理の自己テストおよび自己検
査のためのシステムおよび方法に関する。
【０００２】
【発明の背景】コンピュータシステムおよびコンピュー
タで制御された装置への社会の依存度が高まるにつれ
て、そのようなシステムを作上げる構成要素の完全さを
確認することがますます重要になる。プログラム可能論
理アレイのようなプログラム可能論理は、その機能が広
い範囲のコンピュータシステムにとって不可欠である、
コンピュータの構成要素の１つの集合を表している。
【０００３】プログラム可能論理の完全さをテストする
１つの方法は、プログラム可能論理の入力に一連の乱数
を送信し、プログラム可能論理によって発生した出力を
データ圧縮レジスタ（ＤＣＲ）に累積して、一連の数字
のすべてがプログラム可能論理によって処理されると、
ＤＣＲの出力シグネチャを予め定められた正しいシグネ
チャと比較することからなる。ＤＣＲ出力シグネチャが
正しいシグネチャに一致したならば、プログラム可能論
理は正しく機能しているのであり、そうでなければ不良
である。
【０００４】したがって、組込みの自己テスト（ＢＩＳ
Ｔ）を提供するプログラム可能論理アーキテクチャが開
発されている。そのようなアーキテクチャは、プログラ
ム可能論理に加えて、プログラム可能論理をテストする
のに要求されるハードウェア（すなわち擬似乱数ジェネ
レータ（ＰＲＮＧ）およびＤＣＲ）ならびに通常動作モ
ードから自己テストモードに切換わるためのテストモー
ドイネーブルスイッチを含む。通常動作の間、プログラ
ム可能論理は通常の入力からデータを受信し、通常の出
力にデータを送信する。自己テストモードが能動化され
ると、プログラム可能論理はＰＲＮＧから入力を受信
し、その出力をＤＣＲに送信する。
【０００５】現在のＢＩＳＴアーキテクチャの不利な点
の１つは、自己テストモードにある間はプログラム可能
論理は通常動作には使用され得ないということである。
逆に言えば、プログラム可能論理の完全さは通常動作の
間は決定され得ない。現在のＢＩＳＴアーキテクチャの
もう１つの不利な点は、提供されるテストの範囲がプロ
グラム可能論理それ自体の完全さを超えて拡張すること
はないということである。したがって、プログラム可能
論理を含むシステムの他の部分のエラーは検出されな
い。現在のＢＩＳＴアーキテクチャのさらにもう１つの
不利な点は、結果として得られる出力シグネチャが、エ
ラーが起こるときのシステムのステータスまたはどの特
定のプログラム可能論理入力がエラーを引起こしたのか
というような、問題の発生源を明らかにするにあたって
の助けとなるかもしれない情報を提供しないということ
である。
【０００６】したがって、プログラム可能論理が通常の
動作を続けながらプログラム可能論理の完全さを確認す
るためのシステムと方法とを提供することが、明らかに
望ましい。さらに、プログラム可能論理自体の完全さを
確認する（自己テスト）だけでなく、プログラム可能論
理を含むシステムの完全さを確認する（自己検査）ため
のシステムと方法とが提供されることが望ましい。さら
に、完全さのエラーを引起こす特定の入力値およびシス
テム状態を明らかにするためのシステムと方法とを提供
することが望ましい。
【０００７】
【発明の概要】この発明によれば通常の信号源を有する
システム内に配置されたプログラム可能論理配列が提供
される。配列は多重ビット入力と多重ビット出力とを有
するプログラム可能論理を含み、プログラム可能論理の
入力は通常の信号源に結合可能である。配列は、プログ
ラム可能論理の出力に結合されるデータ圧縮レジスタを
さらに含み、データ圧縮レジスタはクロック入力と読出
し入力とを有する。データ圧縮レジスタは、読出し入力
が不能化され、かつパルスがクロック入力に与えられる
と、プログラム可能論理の出力からのデータを圧縮す
る。データ圧縮レジスタはプログラム可能論理の入力が
通常の信号源またはＰＲＮＧのいずれかに結合された場
合に能動化され得る。
【０００８】この発明の他の局面によれば、通常の信号
源と通常の処理をされた信号の受信装置とを有するシス
テム内に配置されたプログラム可能論理配列が提供され
る。配列は一般的に、擬似乱数ジェネレータおよび多重
ビット入力と多重ビット出力とを有するプログラム可能
論理を含む。プログラム可能論理の出力は通常の処理を
された信号の受信装置に結合される。配列は、擬似乱数
ジェネレータ、通常の入力源、およびプログラム可能論
理の入力に結合されるマルチプレクサをさらに含む。マ
ルチプレクサは供給源選択入力を有し、このマルチプレ
クサは擬似乱数ジェネレータからのデータを供給源選択
入力が能動化された場合にプログラム可能論理に送信
し、通常の信号源からのデータを供給源選択入力が不能
化された場合にプログラム可能論理に送信する。
【０００９】データ圧縮レジスタはプログラム可能論理
の出力に結合される。レジスタはクロック入力、読出し
入力、およびシグネチャ出力を有する。データ圧縮レジ
スタは読出し入力が不能化されかつパルスがクロック入
力に与えられるとプログラム可能論理の出力からデータ
を受信し、読出し入力が能動化されている場合、または
パルスがクロック入力に与えられていない場合のいずれ
かにおいてはプログラム可能論理の出力からの入力を受
信しない。マルチプレクサの供給源選択入力は、データ
圧縮レジスタのクロックおよび読出し入力からは独立し
て能動化されてよい。
【００１０】この発明のさらに他の局面によれば、通常
の信号源および多重ビット入力と多重ビット出力とを有
するプログラム可能論理を含むシステムの完全さをテス
トする方法が提供される。テストの方法は、通常の信号
源によって発生した入力信号をプログラム可能論理の入
力へ印加するステップと、プログラム可能論理の出力で
出力信号を発生するステップとを含む。
【００１１】この方法はさらに、データ圧縮レジスタで
出力信号を圧縮するステップと、出力信号を表すシグネ
チャ出力を発生するステップとを含む。出力シグネチャ
は予め定められた正しいシグネチャと比較される。
【００１２】この発明のさらに他の局面によれば、通常
の入力信号源、擬似乱数ジェネレータ、多重ビット入力
と多重ビット出力とを有するプログラム可能論理、擬似
乱数ジェネレータと通常の入力信号源とを選択的にプロ
グラム可能論理の入力へ結合する手段、およびデータ圧
縮レジスタを含むシステムをテストする方法が提供され
る。この方法は、通常の入力源をプログラム可能論理の
入力に結合するステップと、通常の入力源によって発生
した入力信号をプログラム可能論理の入力に印加するス
テップとを含む。出力信号はプログラム可能論理の出力
で発生させられ、データ圧縮レジスタで圧縮される。出
力信号を表す出力シグネチャが発生させられ、予め定め
られた正しいシグネチャと比較される。
【００１３】
【好ましい実施例の詳細な説明】好ましい例示的な実施
例を添付の図面と関連させて以下で説明する。
【００１４】図１を参照して、プログラム可能論理配列
１０がこの発明の現在の好ましい実施例によって示され
る。配列１０は一般的に、プログラム可能論理１２、Ｄ
ＣＲ１４、マルチプレクサ１６、ＰＲＮＧ１８、および
構成制御２０を含む。配列１０は、配列１０に加えて通
常の信号源５６と通常の処理をされた信号の受信装置５
８とを含むコンピュータシステム１５内に配置される。
【００１５】通常の信号源５６と通常の処理をされた信
号の受信装置５８とは、一般的にプログラム可能論理１
２が所与のアプリケーションでそれと対話するシステム
１５の電子部品と回路とを代表する。これらの構成要素
の性質および論理は実施されるアプリケーションによっ
て変化する。信号源５６はシステムクロック１３によっ
て駆動されるにつれて、状態を変える。たとえば、シス
テム１５はシステムクロック１３によって駆動される、
プログラムされたマイクロプロセッサを含んでもよい。
クロック１３の各周期で、マイクロプロセッサは命令を
実行し、マイクロプロセッサのプログラムカウンタは増
分して次に行なわれるべき命令を指す。命令の実行は信
号源５６を含むシステム１５の構成要素の状態の変化を
もたらす。
【００１６】プログラム可能論理１２は従来のプログラ
ム可能論理アレイであってよく、一般的には入力ポート
４４と出力ポート４６とを含む。プログラム可能論理１
２は、入力ポート４４に印加される入力信号に応答して
出力ポート４６で出力信号を発生するように設計されて
いる。プログラム可能論理１２の入力信号と出力信号と
の間の関係は、各アプリケーションによって変化する、
プログラム可能論理において実現された特定の論理によ
って決定される。入力ポート４４はマルチプレクサ１６
の出力ポート２６に接続されている。
【００１７】プログラム可能論理１２の出力ポート４６
はＤＣＲ１４のデータ入力ポート３０および処理された
信号の受信装置５８に接続される。入力ポート４４に印
加された信号に応答して、プログラム可能論理１２は出
力ポート４６の出力信号を送信する。出力信号は、それ
に応答して動作する、処理された信号の受信装置５８に
送信される。上記のように、処理された信号の受信装置
５８によって代表される特定の回路と部品とはシステム
１５によって処理される特定のアプリケーションに基づ
いて変化する。
【００１８】ＤＣＲ１４は従来のデータ圧縮レジスタで
あってよい。ＤＣＲ１４は一般的に、データ入力ポート
３０、フィードバック入力ポート３２、信号出力ポート
３４、フィードバック出力ポート３６、クロック入力３
８、読出し入力４０、およびリセット入力４２を含む。
【００１９】ＤＣＲ１４の内容は、リセット入力４２で
論理ハイが印加されるとリセットされる。読出し入力４
０の信号はＤＣＲ１４内でのデータ圧縮に影響を与える
ためにローでなければならない。読出し入力４０がロー
の間にクロック入力３８がパルスを与えられると、デー
タ入力ポート３０で供給されたデータはＤＣＲ１４の現
在の内容と組合わせられかつシフトされる。フィードバ
ック出力ポート３６から入力ポート３２への線形シフト
フィードバックによって、以前の組合わせの結果も入力
ポート３０からのデータと組合わせられる。読出し入力
４０に論理ハイが印加される一方、ＤＣＲ１４の現在の
内容は、クロックパルスをクロック入力３８に与えるこ
とによって、信号出力ポート３４を介してアクセスされ
る。各パルスごとに、ＤＣＲ１４の内容のうち１ビット
が信号出力ポート３４で利用可能にされる。このように
して信号出力ポート３４で出力されたビットのシーケン
スは、予め定められた正しいシグネチャと比較されてよ
い出力シグネチャを含む。
【００２０】マルチプレクサ１６は一般的に、複数個の
入力ポート２８および２２、供給源選択ポート２４、な
らびに出力ポート２６を含む。供給源選択ポート２４へ
印加された信号は、マルチプレクサ１６のどの入力ポー
トが出力ポート２６に結合されるかを決定する。具体的
には、供給源選択ポート２４に論理ローが印加される
と、入力ポート２８は出力ポート２６に結合される。逆
に、供給源選択ポート２４に論理ハイが印加されると、
入力ポート２２が出力ポート２６に結合される。出力ポ
ート２６はＰＲＮＧ１８の入力ポート５２とプログラム
可能論理１２の入力ポート４４とに接続される。入力ポ
ート２８は信号源５６に、入力ポート２２はＰＲＮＧ１
８の出力ポート５４に接続される。
【００２１】ＰＲＮＧ１８は従来の擬似乱数ジェネレー
タであってよく、一般的にはクロック入力４８、リセッ
ト入力５０、入力ポート５２、および出力ポート５４を
含む。ＰＲＮＧ１８の内容は論理ハイがリセット入力５
０に印加されるとリセットされる。これはＰＲＮＧ１８
に「シード」値を提供する。クロック入力４８にパルス
が与えられると、ＰＲＮＧ１８はポート５４で乱数を発
生する。ＰＲＮＧ１８は、入力ポート５２を通ってリサ
イクルされる、以前の出力によって再びシードされる。
【００２２】上述のように、先行技術のＢＩＳＴプログ
ラム可能論理回路は、通常または動作モード、もしくは
テストモードの２つのモードのうちいずれか１つで動作
することができる。そのような回路の動作モードは、プ
ログラム可能論理への入力源および関連のＤＣＲの圧縮
ステータスの双方を制御する単一のＢＩＳＴイネーブル
スイッチによって決定される。したがって、プログラム
可能論理が通常の入力源からデータを受信している場
合、ＤＣＲは常に非活性化され、プログラム可能論理が
ＰＲＮＧからデータを受信している場合、ＤＣＲ読出し
は常に活性化される。先行技術とは対照的に、プログラ
ム可能論理１２への入力源とＤＣＲ１４の読出しステー
タスとは、構成制御２０によって供給源選択ポート２４
と読出し入力４０とのそれぞれに印加された信号によっ
て独立して選択可能である。マルチプレクサ１６とＤＣ
Ｒ１４との制御を減結合することにより、この発明の配
列１０は自己テストと同様に自己検査を行なってよく、
従来のＢＩＳＴプログラム可能論理アーキテクチャでは
利用できなかった進歩した確認の特徴を提供してもよ
い。
【００２３】マルチプレクサ１６とＤＣＲ１４との制御
を減結合しても、これらの構成要素は先行技術のＢＩＳ
Ｔ回路によって提供される通常およびテストモードをエ
ミュレートするためになお制御されてよいので、機能性
が失われることはない。たとえば、通常モードをエミュ
レートするには構成制御２０はマルチプレクサ１６の供
給源選択ポート２４に論理ローを印加し、ＤＣＲ１４の
読出し入力４０には論理ハイを印加してもよい。このよ
うに構成されると、データは信号源５６からプログラム
可能論理１２を通って、処理された信号の受信装置５８
に、ＤＣＲ１４に影響を与えることなく流れる。先行技
術のテストモードをエミュレートするには、構成制御２
０はマルチプレクサ１６の供給源選択ポート２４に論理
ハイを印加し、ＤＣＲ１４の読出し入力４０にはローを
印加する一方でクロック入力３８にパルスが与えられて
よい。このように構成されると、データはＰＲＮＧ１８
からプログラム可能論理１２を通って流れ、かつクロッ
クパルスがクロック入力３８および４８に与えられる一
方でＤＣＲ１４へ入力ポート３０で読込まれる。その結
果、配列１０は先行技術で提供される自己テスト機能を
行ない、システム１５が通常の動作をしていない間にプ
ログラム可能論理１２の内部の完全さを確認することが
できる。
【００２４】しかしながら先行技術とは異なり、この発
明は自己検査と向上したデバッグ特徴とをさらに提供す
る。この好ましい実施例によれば、これは構成制御２０
が供給源選択ポート２４、クロック入力３８、および読
出し入力４０を独立的に制御することによって達成され
る。たとえば、クロック入力３８にパルスが与えられる
一方で、構成制御２０は読出し入力４０に論理ローを与
えかつ供給源選択ポート２４にも論理ローを与えてよ
い。この構成では、データは信号源５６からプログラム
可能論理１２を通って処理された信号の受信装置５８へ
流れ、通常のシステム動作を可能にする。しかしなが
ら、先行技術のＢＩＳＴ回路によって提供される通常モ
ードとは異なり、ＤＣＲ１４はプログラム可能論理１２
の出力ポート４６で発生したデータを読出しかつ圧縮す
る。予め定められた数のクロック周期の後、構成制御２
０は読出し入力４０に論理ハイを印加し、クロック入力
３８はパルスを与えられて、信号出力ポート３４に出力
シグネチャを供給してもよい。出力シグネチャは、エラ
ーが起こったかどうかを決定するために、予め定められ
た正しいシグネチャと比較されてよい。出力シグネチャ
が予め定められた正しいシグネチャと一致できなかった
なら、それはプログラム可能論理１２の中のエラー、信
号源５６の中のエラー、またはその両方を示す。このよ
うにして、自己テスト（プログラム可能論理１２自体の
確認）および自己検査（システム１５の他の構成要素の
確認）が提供される。
【００２５】この発明の他の局面によれば、向上したデ
バッグは単一ステップの検査によって行なわれてよい。
単一ステップの検査はシステムクロック１３の各周期の
後のシステム１５の確認を可能にする。単一ステップの
検査を始めるには、リセット入力４２に論理ハイが印加
されてＤＣＲ１４をリセットし、その後構成制御２０が
読出し入力４０に論理ローを印加する。論理ローは構成
制御２０によって供給源選択ポート２４に印加され、デ
ータが信号源５６からプログラム可能論理１２へ流れる
ことを可能にする。システムクロック１３の最初の周期
で、供給源５６の状態は変えられ、新しい状態を示すデ
ータが供給源５６からマルチプレクサ１６を通って入力
ポート４４へ送信される。入力ポート４４のデータはプ
ログラム可能論理１２の内部の論理に従って操作され、
処理された信号の受信装置５８に送信される。クロック
入力３８には単一のパルスが与えられ、プログラム可能
論理の出力がＤＣＲ１４に読込まれるようにする。その
後論理ハイは構成制御２０によって読出し入力４０に印
加され、クロック入力３８にパルスが与えられて信号出
力ポート３４でＤＣＲ１４の現在の出力シグネチャを生
成する。この出力シグネチャは次に、予め定められた正
しいシグネチャと比較されてクロック１３の第１の周期
の間にはエラーは起こらなかったということが確認され
る。
【００２６】論理ローは再び構成制御２０によって読出
し入力４０に印加され、システムクロック１３が第２の
周期を実行する。システムクロック１３の第２の周期で
は、供給源５６の状態は再び変えられ、新しい状態を示
すデータが供給源５６からマルチプレクサ１６を通って
入力ポート４４へ送信される。入力ポート４４のデータ
はプログラム可能論理１２の内部の論理に従って操作さ
れ、処理された信号の受信装置５８に送信される。クロ
ック入力３８にパルスが与えられ、プログラム可能論理
１２の出力をＤＣＲ１４に読込み、かつ以前の内容と結
合されるようにする。構成制御２０はその後読出し入力
４０に論理ハイを印加し、クロック入力３８にパルスが
与えられて信号出力ポート３４でＤＣＲ１４の現在のシ
グネチャを生成する。このシグネチャはその後、第２の
正しいシグネチャと比較されてクロック１３の第２の周
期の間はエラーが起こらなかったということが確認され
る。これらのステップはシステムクロック１３の各周期
でシステム１５を確認するために繰返されてよい。
【００２７】単一ステップの検査の間にエラーが検出さ
れた場合、システム１５のステータスは直ちに調べられ
てよい。エラーが識別された周期にあるシステム１５の
ステータスは、ユーザがエラーの発生源を明らかにする
のに役立つ貴重な情報を提供するだろう。たとえば、プ
ログラムカウンタを有するシステムでエラーが検出され
た場合、プログラムカウンタはその実行がエラーを引起
こした命令を示す。どの命令がエラーを引起こしたのか
を知ることによって、ユーザはエラーの原因をより正確
に指摘することができる。さらに、ユーザはエラーが検
出された周期にある入力ポート４４のデータを調べても
よい。この情報もエラーの発生源を明らかにするには有
益であろう。
【００２８】上述の単一ステップの検査プロセスを行な
うには、クロック入力３８は信号源５６に影響を与えな
いタイミング源によって駆動されなければならない。し
たがって、第２のクロック５７はクロック入力３８を駆
動させるために使われてもよく、もしくは回路が提供さ
れてＤＣＲ１４の出力シグネチャを発生するのに要求さ
れる周期の間、システムクロック１３を信号源５６から
切離してもよい。自己テストの間ＰＲＮＧ１８を駆動さ
せるには、クロック５７もＰＲＮＧ１８へ、そのクロッ
ク入力４８を介して結合されてもよい。
【００２９】代替例として、配列１０は間隔をおいた検
査を行なってもよく、その場合システム１５はシステム
クロック１３のｎ周期ごとに検査される。たとえば、上
述の単一ステップのプロセスはシステムがクロック１３
の２０周期ごとに検査されるように修正されてもよい。
このように構成されると、構成制御２０によって論理ロ
ーが、システムクロック１３の２０番目の周期に入るま
で、読出し入力４０に印加される。その後単一のパルス
がクロック入力３８に与えられてＰＬＤ１２の出力がＤ
ＣＲ１４に読込まれるようにする。構成制御２０はその
後読出し入力４０を論理ハイに駆動させる。システムク
ロック１３の後続する周期はクロック入力３８に与えら
れて信号出力ポート３４で出力シグネチャを生成する。
シグネチャが生成されると、上述のプロセスが繰返され
る場合、構成制御２０はシステムクロック１３の４０番
目の周期に入るまで読出し入力４０を論理ローに再び駆
動する。間隔をおいた検査は、システムクロック１３に
よって駆動される一方でプログラム可能論理１２のリア
ルタイム動作の間に行なわれ得るという点で有利であ
る。しかしながら、間隔をおいた検査は、シグネチャを
出力するのに使われるクロック周期の間にプログラム可
能論理１２によって発生させられた出力はそれ自体は如
何なる出力シグネチャにも反映されないという点で、単
一ステップの検査ほど徹底的ではない。加えて、その間
にエラーが引起こされた間隔に対応する命令の範囲は明
らかにされるとしても、その実行がエラーを引起こす特
定の命令は間隔をおいたテストでは検出できない。
【００３０】代替の実施例では、マルチプレクサ１６と
ＰＲＮＧ１８とは取除かれてもよく、供給源５６はプロ
グラム可能論理１２の入力４４に直接接続されてよい。
この構成では、自己検査は上述の方法によって行なわれ
得る。しかしながら、プログラム可能論理１２は独立し
てテストされることができないので、この代替の実施例
では自己テストは提供されない。したがって、プログラ
ム可能論理１２の出力信号の中に検出されたエラーは、
プログラム可能論理１２の中のエラーまたは信号源５６
の中のエラーのいずれかを示すだろう。
【００３１】この発明は特定の実施例との関連で説明さ
れてきたが、それらの変更および変形が当業者にとって
は明らかになるであろうことが疑いなく予期される。し
たがって、前掲の特許請求の範囲はそのような変更およ
び変形をこの発明の真の精神および範囲に含まれるもの
としてすべて包含するものとして解釈されるよう意図さ
れている。
【図面の簡単な説明】
【図１】この発明の好ましい実施例によるプログラム可
能論理テスト配列を有するシステムのブロック図であ
る。
【符号の説明】
１０ プログラム可能論理配列 １２ プログラム可能論理 １４ データ圧縮レジスタ １６ マルチプレクサ １８ 擬似乱数ジェネレータ ２０ 構成制御

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 通常の信号源を有するシステム内に配置
    されるプログラム可能論理配列であって、 入力と出力とを有するプログラム可能論理を含み、プロ
    グラム可能論理の入力は通常の信号源に結合可能であ
    り、さらにプログラム可能論理の出力に結合されるデー
    タ圧縮レジスタを含み、データ圧縮レジスタはクロック
    入力と読出し入力とを有し、データ圧縮レジスタは読出
    し入力が不能化されかつパルスがクロック入力に与えら
    れるとプログラム可能論理の出力からのデータを圧縮
    し、さらにプログラム可能論理の入力が通常の信号源に
    結合されるとデータ圧縮レジスタの読出し入力を不能化
    する手段を含む、プログラム可能論理配列。
  2. 【請求項２】 擬似乱数ジェネレータと供給源選択ポー
    トを有するマルチプレクサとを含み、マルチプレクサは
    擬似乱数ジェネレータ、通常の信号源、およびプログラ
    ム可能論理の入力に結合され、マルチプレクサはプログ
    ラム可能論理アレイの入力を供給源選択ポートに印加さ
    れた供給源選択信号に応答して擬似乱数ジェネレータま
    たは通常の信号入力に結合する、請求項１に記載の配
    列。
  3. 【請求項３】 マルチプレクサの供給源選択ポートはデ
    ータ圧縮レジスタの読出し入力からは独立して制御され
    る、請求項２に記載の配列。
  4. 【請求項４】 通常の信号源と通常の処理をされた信号
    の受信装置とを有するシステム内に配置されるプログラ
    ム可能論理配列であって、 擬似乱数ジェネレータと、 入力と出力とを有するプログラム可能論理とを含み、プ
    ログラム可能論理の出力は通常の処理をされた信号の受
    信装置に結合され、さらに擬似乱数ジェネレータ、通常
    の入力源、およびプログラム可能論理の入力に結合され
    るマルチプレクサを含み、マルチプレクサは供給源選択
    入力を有し、マルチプレクサは供給源選択入力が能動化
    されると擬似乱数ジェネレータからプログラム可能論理
    へデータを送信して供給源選択入力が不能化されると通
    常の信号源からプログラム可能論理へデータを送信し、
    さらにプログラム可能論理の出力に結合されるデータ圧
    縮レジスタを含み、レジスタはクロック入力、読出し入
    力、およびシグネチャ出力を有し、データ圧縮レジスタ
    は読出し入力が不能化されかつパルスがクロック入力に
    与えられるとプログラム可能論理の出力からデータを受
    信し、読出し入力が能動化されるまたはクロック入力に
    パルスが与えられていない場合にはプログラム可能論理
    の出力から入力を受信せず、さらにマルチプレクサの供
    給源選択入力をデータ圧縮レジスタの読出し入力からは
    独立して能動化する手段を含む、プログラム可能論理配
    列。
  5. 【請求項５】 データ圧縮レジスタは読出し入力が能動
    化されかつクロック入力にパルスが与えられるとシグネ
    チャ出力で出力シグネチャを発生する、請求項４に記載
    の配列。
  6. 【請求項６】 通常の信号源および入力と出力とを有す
    るプログラム可能論理を含むシステムの完全さをテスト
    する方法であって、 通常の信号源によって発生された入力信号をプログラム
    可能論理の入力に印加するステップと、 プログラム可能論理の出力で出力信号を発生させるステ
    ップと、 データ圧縮レジスタの中で出力信号を圧縮するステップ
    と、 出力信号を表すシグネチャ出力を発生するステップと、 出力シグネチャを予め定められた正しいシグネチャと比
    較するステップとを含む、方法。
  7. 【請求項７】 通常の信号源はシステムクロックによっ
    て駆動され、出力シグネチャはシステムクロックの各周
    期で発生しかつ予め定められた正しいシグネチャと比較
    される、請求項６に記載の方法。
  8. 【請求項８】 シグネチャ出力はクロック信号をデータ
    圧縮レジスタに印加することによって発生し、クロック
    信号はシステムクロックからは独立したクロック源信号
    によって発生する、請求項７に記載の方法。
  9. 【請求項９】 通常の入力信号源、擬似乱数ジェネレー
    タ、入力と出力とを有するプログラム可能論理、擬似乱
    数ジェネレータと通常の入力信号源とをプログラム可能
    論理の入力に選択的に結合する手段、およびデータ圧縮
    レジスタを含むシステムをテストする方法であって、 通常の入力源をプログラム可能論理の入力に結合するス
    テップと、 通常の入力源によって発生した入力信号をプログラム可
    能論理の入力に印加するステップと、 プログラム可能論理の出力で出力信号を発生するステッ
    プと、 データ圧縮レジスタの中で出力信号を圧縮するステップ
    と、 出力信号を表す出力シグネチャを発生するステップと、 出力シグネチャを予め定められた正しいシグネチャと比
    較するステップとを含む、方法。
  10. 【請求項１０】 入力信号はシステムの通常のリアルタ
    イム動作の間に発生させられる、請求項９に記載の方
    法。
  11. 【請求項１１】 通常の入力信号源は第１のクロック信
    号源によって駆動され、データ圧縮レジスタは第２のク
    ロック信号源によって駆動される、請求項９に記載の方
    法。
  12. 【請求項１２】 選択的に結合するための手段は、デー
    タ圧縮レジスタからは独立して制御される、請求項９に
    記載の方法。
  13. 【請求項１３】 出力信号は予め定められた間隔でデー
    タ圧縮レジスタの中で圧縮され、出力シグネチャは予め
    定められた間隔の間の出力信号を表す、請求項９に記載
    の方法。
  14. 【請求項１４】 通常の入力信号源はシステムクロック
    によって駆動され、予め定められた間隔はシステムクロ
    ックの１クロック周期である、請求項１３に記載の方
    法。
  15. 【請求項１５】 システムは通常の入力信号源を駆動す
    るために配置されるシステムクロックを含み、出力シグ
    ネチャを発生させるステップは、データ圧縮レジスタの
    読出し入力を不能化するステップとデータ圧縮レジスタ
    のクロック入力にパルスを与えるステップとを含み、デ
    ータ圧縮レジスタのクロック入力に与えられたパルスは
    第２のクロック信号源によって発生させられる、請求項
    １３に記載の方法。
JP5189759A 1992-08-27 1993-07-30 プログラム可能論理配列およびプログラム可能論理を含むシステムの完全さをテストする方法 Withdrawn JPH06201800A (ja)

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