JPH0215500A - メモリ自己検査システム及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、高効率メモリ自己検査のシステム及び方法に
関する。具体的には、本発明は、論理回路または記憶回
路あるいはその両方の自己検査を実行するためのオンチ
ップ・システム及び方法に関する。

Ｂ、従来技術及びその問題点 集積回路の検査は多数提案されている。通常、ブラック
・ボックス技術が使用される。この技術では、回路に決
定的刺激を与えて、回路からの応答を生成し、それを既
知の期待出力と比較する。

比較の結果に基づいて、その回路が単に良または不良と
決定される。集積回路の検査に関するこれまでの問題は
、検査データの量が多いことと検査時間が長くかかるこ
とである。

自己検査とは、検査される回路を含む構成要素上に検査
回路があることを言う。構成要素は、集積回路カード、
ウェハ、または集積回路チップでよい。すなわち、自己
検査は、検査される回路に組み込まれた（すなわち、オ
ンチップ）検査回路、または構成要素の外部に配置され
た（すなわち、オフチップ）検査回路を用いて行なわれ
る。オンチップ検査とオフチップ検査のどちらかを選択
する際には、２つの競合要因のバランスを取る必要があ
る。オフチップ検査が有利なのは、検査回路を各集積回
路チップの生産と共に複製しなくてもよいからである。

オンチップ検査が有利と考えられるのは、検査中の回路
が近くにあるため、オフチップ検査よりかなり速い速度
で検査が実行でき、検査用の外部電源くらいしか必要で
ないからである。近年、利用できる集積回路密度が増加
したためチップの面積は重視されなくなり、検査速度が
重視されるようになったため、オンチップ検査のほうが
増えている。

オンチップ回路検査は、論理回路検査と記憶回路検査に
２分できる。どちらの形式のオンチップ検査でもすべて
の記憶点を論理０と１の両方の状態で検査できるこさが
望ましい。オンチップ回路密度の近年の増加により、集
積回路チップが論理回路と記憶回路の両方を含むことが
多（なってきている。すなわち、同じチップ上の論理回
路と記憶回路の両方を検査できる必要がある。しかし、
大半の既知の回路検査技術は、論理回路の検査のみを対
象としている。

論理回路の検査に伴う問題は、論理回路素子（ラッチ）
のアクセス可能性と観察可能性である。

これらの記憶素子は、通常、データを他の記憶素子とは
独立に特定の論理回路記憶素子に入力することができな
いようになっている。論理回路の検査には、既知の刺激
が論理回路に与えられその結果が観察できるように、独
立論理回路素子を制御することが必要である。この問題
は、レベル・センシイティブ・スキャン・デザイン（Ｌ
ＳＳＤ）技術によって解決されてきた。ＬＳＳＤ技術は
、たとえば、米国特許第３７６１６９５号または第３７
８３２５４号に記載されているように周知である。

ＬＳＳＤ検査は、各論理システム・ラッチにシフト・レ
ジスタ機能を付与し、入出力モード中にこれらのシフト
・レジスタ・ラッチ（ＳＲＬ）をアクセス可能にするこ
とによって実施される。ＬＳＳＤ検査では、論理回路を
別々の２つのモードで動作させる必要がある。第１のモ
ードでは、既知の検査データを順次入力し、適切なＳＲ
Ｌ位置にシフトさせる。ＳＲＬが既知の状態に初期化さ
れると、第２のモードで論理回路の動作が始まる。

既知の検査データは、論理回路中を伝播されてシステム
に対する刺激として働き、その結果がＳＲＬで捕捉され
る。元の動作モードに戻ると、ＳＲＬの状況を出力して
、回路が正確に動作する場合に出る既知のデータと比較
することができる。

ＬＳＳＤ論理回路検査が好都合なのは、順序論理回路を
組合せ論理回路として検査できるからである。しかし、
近年、こうした「決定的」回路検査のコストが高くつ（
ようになった０回路密度が急速に増加したので、各論理
記憶素子に入出力（すなわち、アクセス可能性と観察可
能性）を設けることがもはや実現不可能になった。同じ
問題のために、この技術はメモリ検査にも非実用的にな
った。したがって、回路検査のためのより効率的な技術
が必要になっている。

他の周知の回路検査技術は、サイン分析である。

やはり周知の検査データ・パターンを使って論理回路ま
たは記憶回路を刺激する。刺激された回路から出力され
たデータを次いで論理回路に送って、そこでデータをデ
ータ・サインに圧縮する。次いで、データ・サインを、
論理回路または記憶回路が適切に機能する場合に発生す
るデータ・サインと比較する。こうしたサイン分析の例
は、米国特許第４５９７０８０号及び第４６０１０３４
号に見られる。

単なる決定的検査に対するサイン分析の利点は、出力さ
れる検査データが圧縮されることである。

もはや各出力応答ごとに検査データを記憶する必要はな
く、検査装置の複雑さと検査データの量が減少する。こ
の機能は回路障害の正確な位置を容易に決定する機能を
妨げるが、集積回路チップが高密度、低価格になったた
め、検出された障害を修理することが実用的でなくなっ
たので、そのことは重要ではない。その代わりに、障害
のあるチップを捨てて、別のものを代わりに使用する。

上記の利点に関わらず、サイン分析は、今日達成できる
回路密度を検査するための十分に効率のよい技術ではな
い。依然として高密度の論理回路及び記憶回路を初期化
するのに大量の回路が必要である。最近の論理回路検査
技術が、米国特許第４５１３４１８号と第４５１９０７
８号に開示されている。これらの技術は、線形帰還シフ
ト・レジスタを含む周知のシート・データ（全ゼロでは
ない）を備えたランダム・パターン生成装置を使用して
、この１組のデータ・パターンを印加してＬＳＳＤ論理
回路を検査する。本明細書では、ランダム・パターン生
成装置サイクルとは、シーディングの開始からシート・
データがシフト・レジスタに再び現われるときまでの時
間として定義する。

初期化を必要とするメモリ・アドレスの効率的な生成は
、前記の技術によってこれまで解決されていない特定の
問題である。単にメモリ・アドレッシングに必要なアド
レス線と同数の段をモツランダム・パターン生成装置は
、すべてのメモリ・アドレスを循環しない。たとえば、
帰還ループ中の排他的ＯＲゲートは必ず論理１を受は取
り、それをシフト・レジスタの初期段階に戻すので、全
ゼロから成るメモリ・アドレスの生成を妨げる。これは
、排他的ＯＲゲート帰還ループが追加のゼロしか生成し
ないので、シフト・レジスタ中にすべてゼロが存在する
と、ランダム・パターン生成装置が全ゼロ状態を繰り返
すという意味において良好である。しかし、依然として
完全な検査のために全ゼロ・アドレスを生成しなければ
ならない。

すなわち、すべてゼロから構成されるメモリ・アドレス
を生成するための単純なシステムと方法が必要である。

線形帰還シフト・レジスタは全ゼロ状態を含むパターン
を生成できないことが認められている。

ある刊行物では、詳細な仕様なしで、ただシフト・レジ
スタを修正することを推奨している。Ｅ、Ｊ。

マツクラスキー（ＭｃＣｌｕｓｋｅｙ）　’内蔵自己検
査技術（Ｂｕｉｌｔ−ｉｎ　　５ｅｌｆ−Ｔｅｓｔ　　
Ｔｅｃｈｎｉｑｕｅｓ）Ｊ、　■　ＥＥＥ設計及び検査
、１９８５年４月、ｐｐ、２１−２８゜別の刊行物では
、全ゼロ状態を生成するようにシフト・レジスタの既存
の段または帰還ループを修正することを提案している。

Ｌ、ワング（υａｎｇ　）及びＥ、Ｊ、マツクラスキー
　「自己検査回路用の帰還シフト・レジスタ（Ｆｅｅｄ
ｂａｃｋ　ＳｈｉｆｔＲｅｇｉｓｔｅｒｓ　Ｆｏｒ　Ｓ
ｅｌｆ−Ｔｅｓｔｉｎｇ　Ｃ１ｒｃｕｉｔｓ）　Ｊ　、
Ｖ　ＬＳＩシステム設計、１９８６年１２月、ｐｐ、５
０−５８；Ｅ、Ｊ、マツクラスキー及びＳ、ボゾルグイ
・ネスバト（Ｂｏｚｏｒｇｕｉ−Ｈｅｓｂａｔ）　　　
ｒ自律検査の設計（Ｄｅｓｉｇｎ　ｆｏｒ　Ａｕｔｏｎ
ｏｍｏｕｓ　Ｔｅ５ｔ）　Ｊ　Ｎ　　ＩＥＥＥ：Ｍ／ピ
ユータ紀要、Ｖｏｌ、ｃ−３０、Ｎｏ、１１．１９８１
年１１月、ｐｐ、５ｅｅ−８７５゜しかし、ここで提案
された修正では、シフト・レジスタが非線形にされ、あ
るいは、帰還ループが単純な排他的ＯＲゲートよりも複
雑なものになっている。すなわち、これらの刊行物は上
記の問題を解決しない。

論理検査だけに関しては、線形帰還シフト・しジスタに
段を追加して、全ゼロ出力ウィンドウを可能にすること
が提案されている。Ｐ、Ｈ，ノ＜−デル（Ｂａｒｄｅｌ
ｌ）及びＷ、Ｈ，マツカ＝−（ＭｃＡｎｎｅｙ）の［組
込み検査用の擬似ランダム・アレイ（Ｐｓｅｕｄｏｒａ
ｎｄｏｍ　Ａｒｒａｙｓ　ｆｏｒ　Ｂｕｉｌｔ−Ｉｎ　
Ｔｅ５ｔｓ）　Ｊ　１１　Ｅ’Ｅ　Ｅ　：１７　ヒ、−
タ紀要、Ｖｏｌ、ｃ−３５、Ｎｏ、７．１９８６年７月
、ｐｐ、６５３−５８゜出力ウィンドウは、データのア
レイであり、その行は、データ・パターン中の様々な時
にシフト・レジスタの一部の段にあるデータから形成さ
れる。

しかし、アレイは、シフト・レジスタの既存の段の小さ
な部分しか用いないので生成の効率が悪い。

これは、その提案が、シフト・レジスタ中の全ゼロ状態
の生成ではなく、アレイ全体での全ゼロ状態の生成を対
象としているためである。シフト・レジスタの段数は、
アドレッシングに必要な線の数に対応せず、シフト・レ
ジスタからアレイにデータを入力するための複雑な論理
回路の分だけ減少している。さらに、論理回路が複雑な
ため、特定のメモリ・サイズに適応するのが難しい。ナ
なわチ、スべてのメモリ・アドレスを循環する能力をも
つランダム・アクセス生成装置を実現するための簡単な
方法はこれまで知られていない。

Ｃ１問題点を解決するための手段 本発明の目的は、メモリ自己検査のためのシステム及び
方法を改良することである。

本発明の目的には、オンチップ・メモリ自己検査のため
のシステム及び方法を提供することが含まれる。

本発明の目的には、オンチップ論理回路自己検査も行な
えるオンチップ・メモリ自己検査のためのシステム及び
方法を提供することが含まれる。

本発明の目的には、各メモリ・アドレスに対応できるメ
モリ自己検査用の検査データ・パターンを効率的に生成
するシステム及び方法を提供することが含まれる。

本発明の目的には、ゼロと１の両方のメモリ・データ状
態に対応できるメモリ自己検査用の検査データ・パター
ンを効率的に生成するシステム及び方法を提供すること
が含まれる。

本発明の上記及びその他の目的は、メモリをアドレスす
るのに必要なアドレス線より少なくとも１つ多い段を含
む線形帰還シフト・レシスタヲ含むランダム・パターン
生成装置（ＲＰＣ）構成によって実施される。追加のＲ
ＰＣ段からのデータは、メモリ・アドレッシングに関し
ては使用されない。ＲＰＣ設計は原始多項式に基づく。

こうしたＲＰＣにより、検査データ・パターンのすべて
の可能な組合せを循環できるため、全ゼロのアドレスを
含む記憶回路の各メモリ・アドレスに対応できる。全ゼ
ロ・アドレスに対応するのは、ＲＰＧが、シフト・レジ
スタの追加段の少なくとも１つが１である以外はすべて
ゼロを生成するとき−である。

動作に際しては、まずＲＰＣを全ゼロではない既知の検
査データでシード（Ｓｅｅｄ）し、複数入力サイン・レ
ジスタ（ＭＩＳＲ）を既知のデータでシードし、ＲＰＣ
が所期のシードを用いて完全なサイクルを終了した場合
と同様に、メモリ・データ人力シフト・レジスタをＲＰ
Ｃからの最終Ｎビットでシードする。最初のＲＰＣサイ
クルで、各メモリ・アドレスが生成され、そのアドレス
にデータが書き込まれて、データが各メモリ・セル中に
初期化される。次のＨＰＧサイクルで、各メモリ・セル
からのデータが、複数入力サイン・レジスタ（ＭＩＳＲ
）に出力される。次のＲＰＣサイクルで、最初のＲＰＣ
サイクルでメモリ中に初期化されたデータの補数がメモ
リに書き込まれる。

最後のＲＰＧサイクルで、補数データがＭＩ　ＳＲに出
力される。ランダム・データ及びその補数をメモリに入
力することにより、可能な２つのデータ状態が各メモリ
・セルで実現される。次いで、ＭＩ　ＳＲで生成された
サインが、良好なメモリ・アレイに対する既知のサイン
と比較される。メモリ回路素子の障害の位置を正確に突
きとめることはできないが、実際にはチップ上で障害を
修理できないので、それは重要ではない。その代わりに
、障害のあるチップを捨てて、代わりのものを使う。

ＬＳＳＤ技術を利用して、論理検査でもメモリ検査の場
合と同じＲＰＣを使用する。

本発明の上記及びその他の目的、特徴、利点は、添付の
図面に示した本発明の好ましい実施例についての、下記
のより詳しい説明から明らかになる。

Ｄ、実施例 第１図を参照して、記憶回路１０及び論理回路９０の自
己検査用システムについて説明する。記憶回路１０はデ
ータ・ワードのアレイを含み、各アレイはそれぞれｒｎ
Ｊビットを含む。データは入力線■１・Ｉ２・１３ｓ・
・・・Ｉ・を介して記憶回路１０に書き込まれ、出力線
０１．０２．０３、＋１０．’％　Ｏｎを介して記憶回
路１０から読み取られる。

読取り／書込み動作中のメモリ・アドレッシングはｍ本
のアドレス線Ａｓｓ　Ａ２、Ａ３１．、、、Ａ、を介し
て行なわれる。したがって、記憶回路１０は、最高２ｍ
本のワード線と最高２”Ｘｎ個のメモリ・セルを含むこ
とができる。したがって、検査回路は任意のサイズのメ
モリに適応できる。ｍとｎの正確な値は本明細書に記載
するものだけが意味がある。

記憶回路１０のアドレス・データは、ＲＰＣ２０によっ
て生成される。シート・データは、入力ノード２２を介
してＲＰＣ２０のシフト・レジスタ２１に入力できる。

シフト・レジスタ２１の異なる段から出たデータが排他
的ＯＲゲート２３に入力され、その出力は、マルチプレ
クサ２４を介してシフト・レジスタ２１に入力データと
して戻される。したがって、ＲＰＣ２０は、１組の擬似
ランダム・データ・パターンを循環させることができる
。擬似ランダムとは、データ・パターンが、シート・デ
ータの選択及びＲＰＣの帰還経路の構成に関してのみラ
ンダムだという意味である。同じシート・データを常に
使用する場合、検査パターンは再現可能である。

ＲＰＣ２０の設計は、「原始多項式」に基づく。

帰還を生成して次の状態を形成するのに使用されるシフ
ト・レジスタ２工の段が、多項式によって記述できる。

２段のシフト・レジスタでは、帰還は２次の多項式で記
述される。多項式の剰余が、ＲＰＣの帰還ループを記述
する。シフト・レジスタの最後の段からの帰還は１″（
ＸＯ）であり、シフト・レジスタの最後から２番目の段
からの帰還はＸ″（ｘ　’　）であり、以下同様である
。たとえば、最後の２つの段からの帰還をもつ４段のシ
フト・レジスタは、多項式”ｘ’＋ｘ＋１”で記述され
る。２次の特性多項式ｐ　（ｘ）が約せない（すなわち
、因数分解できない）場合、Ｘｙ−１＝Ｏｍａｄ　ｐ（
ｘ） ただし　ｙ＝２Ｚ−１の場合 ｐ（ｘ）　＝Ｑ　ｍａｄ　Ｉ）（ｘ）以外ただし　７＜
２２−１の場合 ｐ（ｘ）は原始多項式である。２のあらゆる可能な値に
対して２次の原始多項式が、少なくとも１つ存在する。

原始多項式の例は、様々な文献に表の形で出ている。Ｗ
、Ｗ、ピーターソン（Ｐｅｔｅｒｓｏｎ）及びＥ、Ｊ、
ウェルトン（Ｗｅｌｄｏれ）、　「エラー訂正コード（
Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔｉｎｇ　Ｃｏｄｅｓ）　Ｊ
　１第２版、１９７２年を参照されたい。原始多項式の
サンプルは、　ｘ’＋ｘ３＋１、　ｘ５＋ｘ２＋１、　
）ｃ　１８　＋　Ｘフ＋１　、ｘ”＋ｘ２＋１及びｘ”
＋ｘ３＋１である。すなわち、ＲＰＧ２０の実際の構成
は、シフト・レジスタ２１の大きさに応じて変わる。

原始多項式に基づく２段のランダム・パターン生成装置
は、すべての可能なデータ状態を循環することが許され
ている場合、（２”−１）個の状態を生成する。全ゼロ
状態を除くすべてのデータ状態が生成される。全ゼロ状
態が生成できないのは、シフト・レジスタ中のデータ”
１″からの帰還が他のデータ″１？′を必ず再生成しな
ければならないからである。したがって、（２”−１）
個の状態だけが実際に生成できる。シフト・レジスタ２
１は、アドレス線ｍの数より少なくとも１つ多い段を含
む（すなわち、合計で少なくとも（ｍ＋１）段、ただし
ｚ＞ｍ）ことに留意されたい。

この特色のため、記憶回路１０の全ゼロ・アドレスが生
成できる。シフト・レジスタ２１の段のすべてが同時に
ゼロ状態にはなれないが、上述のように、アドレス線に
接続された段はすべて、循環中のある時点でゼロ状態と
なり、残りの段（アドレス線に接続されてない段）の少
なくとも１つは″１″杖態となる。

ソフト・レジスタ２１の最後の段から出たデータも、切
替え可能インバータ３１を介してシフト・レジスタ３０
に送られる。シフト・レジスタ３Ｃは、ｎ本の入力線に
接続されたｎ段をもち、ｎビットから成るワードを記憶
回路１０に入力するここができる。存在するシフト・レ
ジスタ２１の最徳の段から出たデータは、シフト・レジ
スタ９１４介して送られる。シフト・レジスタ９１から
、データは論理回路９０を介してシフト・レジスタ９２
に伝播する。シフト・レジスタ９１と９２は、沫国特許
第３７８１６９５号及び第３７８３２５４号に示すよう
なＬＳＳＤ基準に従って設計される。

これらの特許を、引用により本明細書に組み込む。

シフト・レジスタ９２及び記憶回路１０からのデータは
ＭＩＳＲ４０に送られる。シフト・レジスタ４１は、ｎ
本の出力線に接続された・少なくとも（ｎ＋１）段をも
ち、ｎビットから成るワードを記憶回路１０からＭＩＳ
Ｒ４０に出力し、シフト・レジスタ９２から出力するこ
とができる。ＭＩ　５Ｒ４０のシフト・レジスタ４１の
異なる段から出たデータは、排他的ＯＲゲート４２に入
力され、その出力はマルチプレクサ４４を介してシフト
・レジスタ４１に入力データとして戻される。

データは出力ノード４３を介してシフト・レジスタ４１
から出力できる。ＲＰＣ２０，入力シフト・レジスタ３
０及びＭＩＳＲ４ｏは、ＬＳＳＤ基準に従って設計され
ている。ただし、シフト・レジスタ２工の段が上記の数
である限り初期化が可能である。シ？ト・レジスタ２１
．３ｏ及び４１の段は、第１図ではボックスで示されて
いるが、それぞれ、アドレス線、入力線及び出力線に接
続されている。

クロック５０−５３は、システム全体の動作を制御する
。システム・クロック５ｏと５１はそれぞれ、記憶回路
１０と論理回路９ｏに関する動作を制御する。これらの
クロック及び読取り／書込み選択スイッチ５４が、デー
タが記憶回路１ｏに書き込まれるかそれとも読み取られ
るが、及び結果を論理回路９０から捕捉するかどうかを
決定する。シフト・クロック５２と５３は、シフト・レ
ジスタ２１．３０１４Ｌ　９１及び９２を介するデータ
のシフトを制御して、ＲＰＧ２０とＭｒＳＲ４０を検査
モードで動作させる。モード選択５５（走査または検査
）により、シフト・レジスタへのデータを走査するか、
それとも検査論理回路９０または記憶回路１０の検査モ
ードで動作するようにシステムが構成される。図のよう
に、第１図のシステム全体を、マイクロチップ機構に組
み込んで、オンチップ自己検査を可能にすることができ
る。

１了しＬ抜 第１図を参照して、記憶回路１０と論理回路９０の自己
検査方法を説明する。システム動作モード（すなわち、
非検査モード）では、システムはシステム・クロック５
０と５１だけに応答する。

システムを検査するには、シート・データをＲＰＧ２０
．シフト・レジスタ３０，９１．９２及びＭＩ　５Ｒ４
０に入力しなければならない。シーディングは、モード
選択５５を走査モードに設定し、システム制御をシフト
・クロック５２と５３に切り替え、入力ノード２２を活
動化してデータがシステムを介して走査できるようにす
ることによって実行される。このようにすると、既知の
データが、検査の始めにＲＰＧ２０、シフト・レジスタ
３０１９１．９２及びＭＩＳＲ４０中にある。

シーディングが完了すると、検査モードが始まり、シス
テム・クロック５０と５１、シフト・クロック５２と５
３及びモード選択５５を使ってシステムの動作を制御す
る。読取り／書込み選択スイッチ５４を使って、データ
を記憶回路１０に書き込むか、それともそこから読み出
すかを決定する。検査モードはＲＰＣ２０の少なくとも
４つのサイクルを含む。１つのＲＰＣサイクルは、２進
データのすべての可能な組合せがシフト・レジスタ２１
の各段を通過するまで、シフト・レジスタ２１、排他的
ＯＲゲート２３を介してデータをシフトし、シフト・レ
ジスタ２１に戻すものである。

マルチプレクサ２４はノード２２を制御して、シーディ
ング（走査モード）またはデータ帰還（検査モード）を
可能にする。シフト・レジスタ２１は（ｍ＋　１　）段
をもつので、シフト・レジスタ２１を通過する可能なデ
ータの組合せの数は２（ａ＋＋１１−１通りである。

記憶回路１０を検査するには、メモリ・アレイ中の各メ
モリ・セルを初期化しなければならない。

これはＲＰＧ２０とシフト・レジスタ３０によって実行
される。シフト・レジスタ３０中にあるデータが、シフ
ト・レジスタ２１の当該膜中のデータによって同時に表
わされる記憶回路１０のメモリ・アドレスに入力される
。すなわち、最初のＲＰＣサイクルで、すべてのメモリ
・セルが少なくとも１度書き込まれる。ＲＰＣ２０はメ
モリ・アドレス線の数に比べて少なくとも１つ余分な段
をもつので、ＲＰＧ２０はすべてゼロから成るアドレス
を検査する。余分な段によりＲＰＣ２０は一部のメモリ
・アドレスを２回以上循環するが、この効率の損失は、
決定的検査を利用するときアドレッシングのために必要
な桁送りビット論理回路が不要となるために得られる（
チップ空間、検査データ量及び動作速度の）利得に比べ
て小さい。最初のＲＰＣサイクルで、またデータは、シ
フト・レジスタ３０．９工及び９２を通過して、ＭＩ　
５Ｒ４０に入る。システム・クロック５１は、メモリの
検査中にデータがシフト・レジスタ９２に入力されない
ように非活動状態になる。記憶回路１０の出力は、非読
取り動作の曲中、常に既知の再現可能状態、たとえば、
すべてゼロになければならない。

初期化の完了後、記憶回路１０に記憶された既知のデー
タがＭＩＳＲ４０に出力される。データの出力は、第２
のＲＰＣサイクルで実施され、データが記憶回路１０に
書き込まれるのではなく記憶回路１０から読み取られる
ことを除けば、第１のこうしたサイクルと同じである。

データがＭＩＳＲ４０を再循環するとき、排他的ＯＲゲ
ート４２を通過する度に修正される。データはまたシフ
ト・レジスタ９２からＭＩ　５Ｒ４０に達するが、それ
もＭＩ　５Ｒ４０を再循環する既知のデータである。

すなわち、ＲＰＣ２０がすべてのメモリ・アドレスの循
環を完了したとき、１組の予測可能なデータがシフト・
レジスタ４工中に残る。

最初の２つのＲＰＣサイクルは、記憶回路１０の各メモ
リ・セルの２つのデータ状態の１つに対応する。各メモ
リ・アドレスで可能な２つのデータ状態を検査するには
、最初のＲＰＣサイクルで記憶回路１０中に初期化され
たデータの補数であるデータを用いて、上記の検査を繰
り返さなければならない。したがって、同じデータ・パ
ターンを用いて検査を繰り返すが、今度は以前ゼロ状態
に初期化された特定のメモリ・セルは１の状態に書き込
まなければならず、逆も同様である。補数書込みは、補
数データが第３のＲＰＧサイクルの始めに利用可能とな
るように切替え可能インバータ３１が第２のＲＰＣサイ
クル中に活動状態となる点以外は第１のＲＰＣサイクル
と同じ、第３のＲＰＧサイクルで実施される。第３のＲ
ＰＣサイクルでＲＰＣ２０からシフト・レジスタ３０に
出力されるデータは、第１のＲＰＣサイクルで転送され
るデータの補数である。

第４のＲＰＣサイクルが必要なのは、記憶回路１０中の
既知のデータをＭｒ　５Ｒ４０に再び出力するためであ
る。このＲＰＣサイクルは、シフトされたデータが異な
る点以外は第２のＲＰＧサイクルと等しい。システムの
状況は既知のシート・データを使用する限り常に決定で
きるので、シフト・レジスタ４１中のデータは依然とし
て予測可能である。

記憶回路１０の後で論理回路９０を検査できる。

システム・クロック５１によって、ＲＰＣ２０からシフ
ト・レジスタ３０を介してシフト・レジスタ９１に出力
されるデータが、論理回路９０中を伝播して、シフト・
レジスタ９２で捕捉される。

論理回路９０からシフト・レジスタ９２に出力されたデ
ータは、次いでＭＩＳＲ４０に入力される。

論理検査が完了すると、予測可能な１組のデータがシフ
ト・レジスタ４１の複数の段に現われる。

この出力サインがノード４３を介して出力され、同じシ
ート・データを用いて、適切に動作する記憶回路１０と
論理回路９０に対して予測される出力サインと比較され
る。マルチプレクサ４４は、シフト・レジスタ９２から
の走査入力や排他的ＯＲゲート４２を介したデータ帰還
を可能にする働きをする。比較されたサインが合致する
と、検査された回路は合格であり、合致しないと、回路
を含むチップを捨てて代わりのものと交換する。

上記の動作方法は、記憶回路１０と論理回路９０の両方
を検査する際に単一のサインを生成するものとして説明
した。この動作方法の様々な変形も実施できる。期待さ
れるデータ・サインが同様であり、ＭＩ　５Ｒ４０中で
サインが壊れないようにメモリの出力が制御される場合
、論理回路９０を記憶回路１０の（後ではなく）前に検
査することができる。さらに、データ・サインは、望む
なら検査中の任意の時に既知のサインと比較するために
出力することができる。たとえば、記憶回路１０（第４
のＲＰＣサイクルの後）と論理回路９０（そこを通過す
るデータの走査後）で別々にサインの比較を行なうこと
ができる。同様に、システムの論理検査部分（論理回路
９０及びシフト・レジスタ９１と９２）をすべて除去す
ることもできる。こうしたシステムはメモリの自己検査
だけを行なえる。最後に、ＭＩＳＲ４０を十分に大きく
する場合、論理検査とメモリ検査を同時に実行できる。

同時検査に伴う問題は、論理検査とメモリ検査から同時
にデータを受は取ることができるＭＩ　ＳＲに必要なチ
ップ空間のロスである。

以上、本発明を好ましい実施例に関して具体的に示し説
明してきたが、当業者なら理解できるように、本発明の
範囲から逸脱することなく形式と詳細に様々な変更を加
えることができる。たとえば、第１図は、ＭＩＳＲ４０
の単一構成中には排他的ＯＲゲート４２を１つしか含ま
ないが、実際の数と構成がそれと違ってもよい。こうし
た態様によって出力されるデータ・サインが決まるが、
こうしたデータ・サインは、同じシート・データを用い
て検査される適切に動作する回路では常に同じになるは
ずである。同様にＲＰＣ２０も変更することができる。

Ｅ０発明の効果 本発明により、メモリ自己検査システム及び方法を高効
率に改良することができた。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の概略システム図で
ある。 １０・・・・記憶回路、２０・・・・ランダム・パター
ン生成装置（ＲＰＧ）　、２１．３０．４１．９１．９
２・・・・シフト・レジスタ、２３・・・・排他的ＯＲ
ゲグー、２４．４４・・・・マルチプレクサ、３１・・
・・切替え可能インバータ、４０・・・・複数入力サイ
ン・レジスタ（ＭＩＳＲ）、９０・・・・論理回路。 出願人　　インターナシ日ナル・ビジネスΦマシーンズ
・コーポレーシ訝ン 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） ｌｉＴ七１

Claims (2)

【特許請求の範囲】
1. （１）アドレス線、入力線及び出力線を有するメモリ・
   アレイと、 前記メモリ・アレイの出力線に接続された複数入力サイ
   ン・レジスタと、 前記メモリ・アレイのアドレス線及び入力線に接続され
   、前記アドレス線の数よりも少なくとも１段多く有する
   、原始多項式に基づくランダム・パターン生成装置と、 を含むメモリ自己検査システム。
2. （２）ランダム・パターン生成サイクルの間に各メモリ
   ・アドレスをステップ動作させる手段を含むランダム・
   パターン生成装置が、アドレス線及びデータ入力線に接
   続され、複数入力サイン・レジスタが出力線に接続され
   たメモリ回路を自己検査する方法であって、 前記ランダム・パターン生成装置に既知シート・データ
   を提供するステップと、 第１ランダム・パターン生成サイクルの間に、前記メモ
   リ回路にデータを書込むステップと、第２ランダム・パ
   ターン生成サイクルの間に、前記メモリ回路から前記複
   数入力サイン・レジスタへデータを出力するステップと
   、 第３ランダム・パターン生成サイクルの間に、前記第１
   ランダム・パターン生成サイクルの間に書き込まれたデ
   ータの補数を前記メモリ回路に書込むステップと、 第４ランダム・パターン生成サイクルの間に、前記メモ
   リ回路から前記複数入力サイン・レジスタへデータを出
   力して、前記複数入力サイン・レジスタにデータ・サイ
   ンを生成するステップと、前記複数人力サイン・レジス
   タ中の前記データ・サインと、前記既知シート・データ
   と同じシート・データを提供して前記メモリ回路を適正
   に動作させることにより発生するデータ・サインとを比
   較するステップと、 を含むメモリ自己検査方法。