JPH06202151A - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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- JPH06202151A JPH06202151A JP34760592A JP34760592A JPH06202151A JP H06202151 A JPH06202151 A JP H06202151A JP 34760592 A JP34760592 A JP 34760592A JP 34760592 A JP34760592 A JP 34760592A JP H06202151 A JPH06202151 A JP H06202151A
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- JP
- Japan
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- thin film
- film transistor
- common potential
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Abstract
(57)【要約】
【目的】 静電気の鋭いインパルスの印加に対しても十
分な保護効果を持つ薄膜トランジスタアレイを提供す
る。 【構成】 互いに交差させて配置した複数のアドレス配
線１２と複数のデータ配線１３の各交差部に、薄膜トラ
ンジスタ１４とこの薄膜トランジスタ１４のソース電極
とドレイン電極との何れか一方に接続された表示電極１
５とがマトリックス状に複数配列され、薄膜トランジス
タ１４のゲート電極に前記アドレス配線１２が、ソース
電極とドレイン電極の他方にデータ配線１３が夫々接続
された薄膜トランジスタアレイにおいて、アドレス配線
１２、データ配線１３の各々に接続される高抵抗あるい
は非線形抵抗特性を持つ保護素子１７と、アドレス配線
群の両端側それぞれを保護素子１７を介して共通電位に
接続する第１の共通電位導体帯１６Ａ１，１６Ａ２と、
データ配線群の両端側それぞれを保護素子１７を介して
共通電位に接続する第２の共通電位導体帯１６Ｄ１，１
６Ｄ２とを設ける。
分な保護効果を持つ薄膜トランジスタアレイを提供す
る。 【構成】 互いに交差させて配置した複数のアドレス配
線１２と複数のデータ配線１３の各交差部に、薄膜トラ
ンジスタ１４とこの薄膜トランジスタ１４のソース電極
とドレイン電極との何れか一方に接続された表示電極１
５とがマトリックス状に複数配列され、薄膜トランジス
タ１４のゲート電極に前記アドレス配線１２が、ソース
電極とドレイン電極の他方にデータ配線１３が夫々接続
された薄膜トランジスタアレイにおいて、アドレス配線
１２、データ配線１３の各々に接続される高抵抗あるい
は非線形抵抗特性を持つ保護素子１７と、アドレス配線
群の両端側それぞれを保護素子１７を介して共通電位に
接続する第１の共通電位導体帯１６Ａ１，１６Ａ２と、
データ配線群の両端側それぞれを保護素子１７を介して
共通電位に接続する第２の共通電位導体帯１６Ｄ１，１
６Ｄ２とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイに関す
るものである。
【０００２】
【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭６３−８５５８６号公報に開示された液
晶表示素子が知られており、そのＴＦＴアレイの等価回
路を図１１に示した。
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭６３−８５５８６号公報に開示された液
晶表示素子が知られており、そのＴＦＴアレイの等価回
路を図１１に示した。
【０００３】この図１１に示すように、ＴＦＴアレイ
は、透明絶縁性基板１上に行方向と列方向に、夫々複数
のアドレス配線２とデータ配線３とが互いに直角に交差
するように配列され、これらのアドレス配線２とデータ
配線３との交差部に夫々ゲート電極がアドレス配線２
と、ドレイン電極がデータ配線３に接続されたＴＦＴ４
が複数配列され、そして、このＴＦＴ４のソース電極に
接続された表示電極５がマトリックス状に複数配列形成
されている。
は、透明絶縁性基板１上に行方向と列方向に、夫々複数
のアドレス配線２とデータ配線３とが互いに直角に交差
するように配列され、これらのアドレス配線２とデータ
配線３との交差部に夫々ゲート電極がアドレス配線２
と、ドレイン電極がデータ配線３に接続されたＴＦＴ４
が複数配列され、そして、このＴＦＴ４のソース電極に
接続された表示電極５がマトリックス状に複数配列形成
されている。
【０００４】その絶縁性透明基板１の表示領域を取り囲
むように短絡配線６が形成されており、この短絡配線６
が前記アドレス配線２及びデータ配線３と絶縁されて交
差するように形成される。そして、この短絡配線６とア
ドレス配線２及びデータ配線３とは、高抵抗素子、ある
いは図１２に示すような、非線形な電流−電圧特性を持
つ保護素子７でそれぞれ接続されている。なお、８はア
ドレス配線の端子、９はデータ配線の端子である。
むように短絡配線６が形成されており、この短絡配線６
が前記アドレス配線２及びデータ配線３と絶縁されて交
差するように形成される。そして、この短絡配線６とア
ドレス配線２及びデータ配線３とは、高抵抗素子、ある
いは図１２に示すような、非線形な電流−電圧特性を持
つ保護素子７でそれぞれ接続されている。なお、８はア
ドレス配線の端子、９はデータ配線の端子である。
【０００５】この従来のＴＦＴアレイでは、その製造工
程中、全てのアドレス配線２とデータ配線３とが前記短
絡配線（ショートリング）６に夫々接続されているた
め、全てのアドレス配線２とデータ配線３の電位が等し
くなり、ＴＦＴアレイの製造工程中に発生した静電気
が、電極間で放電することによる絶縁破壊及び短絡等の
不良の発生が抑止されている。
程中、全てのアドレス配線２とデータ配線３とが前記短
絡配線（ショートリング）６に夫々接続されているた
め、全てのアドレス配線２とデータ配線３の電位が等し
くなり、ＴＦＴアレイの製造工程中に発生した静電気
が、電極間で放電することによる絶縁破壊及び短絡等の
不良の発生が抑止されている。
【０００６】即ち、アドレス配線の端子８あるいはデー
タ配線の端子９に静電気による高電圧が印加された場
合、保護素子７が導通して注入された電荷をバイパスす
ることにより、画素のＴＦＴ４のゲート、ドレイン間に
高電圧が印加されるのを防止して等電位に保ち保護効果
をもたらす。
タ配線の端子９に静電気による高電圧が印加された場
合、保護素子７が導通して注入された電荷をバイパスす
ることにより、画素のＴＦＴ４のゲート、ドレイン間に
高電圧が印加されるのを防止して等電位に保ち保護効果
をもたらす。
【０００７】
【発明が解決しようとする課題】一般に、ＴＦＴパネル
に印加される静電気には、長い時間をかけて加えられる
直流的な静電気と、高周波成分を持った急峻なパルスと
して短時間に印加されるパルス的な静電気とがある。直
流的な静電気は、主にプラズマ中に基板を晒している
時、ラビング中等に発生し、一方、パルス的な静電気
は、人のハンドリング（例えば、工程間の移送、検査工
程等）、機械の電気的に浮動している部分（例えば、基
板の搬送ローラー）等に接した時、或いは基板を切断す
る時、ラビングを済ませたローラーが次の基板をラビン
グするために近接した時等に、ＴＦＴパネルまたはＴＦ
Ｔ液晶セル（対向する基板を接合したもの）に印加され
る。
に印加される静電気には、長い時間をかけて加えられる
直流的な静電気と、高周波成分を持った急峻なパルスと
して短時間に印加されるパルス的な静電気とがある。直
流的な静電気は、主にプラズマ中に基板を晒している
時、ラビング中等に発生し、一方、パルス的な静電気
は、人のハンドリング（例えば、工程間の移送、検査工
程等）、機械の電気的に浮動している部分（例えば、基
板の搬送ローラー）等に接した時、或いは基板を切断す
る時、ラビングを済ませたローラーが次の基板をラビン
グするために近接した時等に、ＴＦＴパネルまたはＴＦ
Ｔ液晶セル（対向する基板を接合したもの）に印加され
る。
【０００８】ＴＦＴパネルまたはＴＦＴ液晶セルに印加
される静電気は、パルス的なものが殆どであり、欠陥を
発生させるのもこのパルス的な静電気によるものが殆ど
である。直流的な静電気の対策は、全てのアドレス配線
とデータ配線とを導体で接続したショートリングで解消
できるが、パルス的な静電気に対しては、このショート
リングは静電気による絶縁破壊や短絡等の不良の発生を
防止することはできない。
される静電気は、パルス的なものが殆どであり、欠陥を
発生させるのもこのパルス的な静電気によるものが殆ど
である。直流的な静電気の対策は、全てのアドレス配線
とデータ配線とを導体で接続したショートリングで解消
できるが、パルス的な静電気に対しては、このショート
リングは静電気による絶縁破壊や短絡等の不良の発生を
防止することはできない。
【０００９】すなわち、このような場合、ショートリン
グ自身の持つ時定数により、インパルスの伝播に時間を
必要とするため、ある瞬間にはショートリング上に大き
な電位分布が生じ、その結果、画素ＴＦＴのゲート、ド
レイン間を等電位に保つことができなくなる。このよう
に、従来の構成の保護回路は、直流的な静電気には有効
であるが、パルス的な静電気に対して効果が低い欠点が
あり、静電気に対する保護効果が十分といえなかった。
グ自身の持つ時定数により、インパルスの伝播に時間を
必要とするため、ある瞬間にはショートリング上に大き
な電位分布が生じ、その結果、画素ＴＦＴのゲート、ド
レイン間を等電位に保つことができなくなる。このよう
に、従来の構成の保護回路は、直流的な静電気には有効
であるが、パルス的な静電気に対して効果が低い欠点が
あり、静電気に対する保護効果が十分といえなかった。
【００１０】また、駆動電圧の印加の際、ゲート端子、
ドレイン端子間に保護素子を経由したリーク電流が存在
するために、駆動回路の負担が増え、消費電力が大きく
なる欠点もあった。本発明は、上記のような問題点を除
去し、パルス的な静電気の印加に対しても十分な保護効
果を持つ薄膜トランジスタアレイを提供することを目的
とする。
ドレイン端子間に保護素子を経由したリーク電流が存在
するために、駆動回路の負担が増え、消費電力が大きく
なる欠点もあった。本発明は、上記のような問題点を除
去し、パルス的な静電気の印加に対しても十分な保護効
果を持つ薄膜トランジスタアレイを提供することを目的
とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔Ａ〕互いに交差させて配置した複数のアドレス配線と
複数のデータ配線の各交差部に、薄膜トランジスタと、
該薄膜トランジスタのソース電極とドレイン電極との何
れか一方に接続された表示電極とがマトリックス状に複
数配列され、前記薄膜トランジスタのゲート電極に前記
アドレス配線が、ソース電極とドレイン電極の他方にデ
ータ配線が夫々接続された薄膜トランジスタアレイにお
いて、前記アドレス配線、データ配線の各々に接続され
た高抵抗あるいは非線形抵抗特性を持つ保護素子と、ア
ドレス配線群の両端側のみを前記保護素子を介して共通
電位に接続する第１の共通電位導体帯と、データ配線群
の両端側を前記保護素子を介して共通電位に接続する第
２の共通電位導体帯とを具備することを特徴とする。 〔Ｂ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部とを具備する
ことを特徴とする。 〔Ｃ〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第２の共通電位導体帯と、前記第１の共通電位導体
帯の外側に位置し、複数のアドレス配線を互いに短絡す
る第１の短絡用配線と、前記第２の共通電位導体帯の外
側に位置し、複数のデータ配線を互いに短絡する第２の
短絡用配線とを具備することを特徴とする。 〔Ｄ〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第２の共通電位導体帯と、前記第１の共通電位導体
帯及び第２の共通電位導体帯の外周に位置し、複数のア
ドレス配線及び複数のデータ配線を互いに短絡するショ
ートリングとを具備することを特徴とする。 〔Ｅ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部と、前記第１
の共通電位橋絡部の外側に位置し、複数のアドレス配線
を互いに短絡する第１の短絡用配線と、前記第２の共通
電位導体帯の外側に位置し、複数のデータ配線を互いに
短絡する第２の短絡用配線とを具備することを特徴とす
る。 〔Ｆ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部と、前記第１
の共通電位橋絡部及び第２の共通電位橋絡部の外側に位
置し、複数のアドレス配線及び複数のデータ配線を互い
に短絡するショートリングを具備することを特徴とす
る。
成するために、 〔Ａ〕互いに交差させて配置した複数のアドレス配線と
複数のデータ配線の各交差部に、薄膜トランジスタと、
該薄膜トランジスタのソース電極とドレイン電極との何
れか一方に接続された表示電極とがマトリックス状に複
数配列され、前記薄膜トランジスタのゲート電極に前記
アドレス配線が、ソース電極とドレイン電極の他方にデ
ータ配線が夫々接続された薄膜トランジスタアレイにお
いて、前記アドレス配線、データ配線の各々に接続され
た高抵抗あるいは非線形抵抗特性を持つ保護素子と、ア
ドレス配線群の両端側のみを前記保護素子を介して共通
電位に接続する第１の共通電位導体帯と、データ配線群
の両端側を前記保護素子を介して共通電位に接続する第
２の共通電位導体帯とを具備することを特徴とする。 〔Ｂ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部とを具備する
ことを特徴とする。 〔Ｃ〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第２の共通電位導体帯と、前記第１の共通電位導体
帯の外側に位置し、複数のアドレス配線を互いに短絡す
る第１の短絡用配線と、前記第２の共通電位導体帯の外
側に位置し、複数のデータ配線を互いに短絡する第２の
短絡用配線とを具備することを特徴とする。 〔Ｄ〕前記薄膜トランジスタアレイにおいて、前記アド
レス配線、データ配線の各々に接続された高抵抗あるい
は非線形抵抗特性を持つ保護素子と、複数のアドレス配
線の両端側それぞれを前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、複数のデータ配線の
両端側それぞれを前記保護素子を介して共通電位に接続
する第２の共通電位導体帯と、前記第１の共通電位導体
帯及び第２の共通電位導体帯の外周に位置し、複数のア
ドレス配線及び複数のデータ配線を互いに短絡するショ
ートリングとを具備することを特徴とする。 〔Ｅ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部と、前記第１
の共通電位橋絡部の外側に位置し、複数のアドレス配線
を互いに短絡する第１の短絡用配線と、前記第２の共通
電位導体帯の外側に位置し、複数のデータ配線を互いに
短絡する第２の短絡用配線とを具備することを特徴とす
る。 〔Ｆ〕前記薄膜トランジスタアレイにおいて、アドレス
配線のみを、その隣接する複数のアドレス配線の端部で
相互に接続する高抵抗あるいは非線形抵抗特性を持つ複
数の保護素子からなる第１の共通電位橋絡部と、データ
配線のみを、その隣接する複数のデータ配線の端部で相
互に接続する高抵抗あるいは非線形抵抗特性を持つ複数
の保護素子からなる第２の共通電位橋絡部と、前記第１
の共通電位橋絡部及び第２の共通電位橋絡部の外側に位
置し、複数のアドレス配線及び複数のデータ配線を互い
に短絡するショートリングを具備することを特徴とす
る。
【００１２】
【作用】本発明によれば、上記したように、複数のアド
レス配線と複数のデータ配線を、それぞれアドレス配線
とデータ配線ごとに、高抵抗あるいは非線形抵抗特性を
持つ保護素子によって相互に接続し、複数のアドレス配
線と複数のデータ配線とは分離して前記保護素子を介し
て共通電位となるように構成する。
レス配線と複数のデータ配線を、それぞれアドレス配線
とデータ配線ごとに、高抵抗あるいは非線形抵抗特性を
持つ保護素子によって相互に接続し、複数のアドレス配
線と複数のデータ配線とは分離して前記保護素子を介し
て共通電位となるように構成する。
【００１３】したがって、静電気によるインパルス状の
電圧印加に対して高い保護効果を有する。また、保護回
路のリーク電流が少ないため、駆動回路の負担や消費電
力の増加が少ない。また、液晶素子の製造工程中で基板
周辺部を切断除去するための切断線の外側にも、更に短
絡用配線又はショートリングを設けるようにしたので、
薄膜トランジスタアレイの全工程における静電気に起因
する保護を行うことができる。
電圧印加に対して高い保護効果を有する。また、保護回
路のリーク電流が少ないため、駆動回路の負担や消費電
力の増加が少ない。また、液晶素子の製造工程中で基板
周辺部を切断除去するための切断線の外側にも、更に短
絡用配線又はショートリングを設けるようにしたので、
薄膜トランジスタアレイの全工程における静電気に起因
する保護を行うことができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図であり、
この１図において、ＴＦＴアレイは、絶縁性透明基板１
１上に行方向に延出された複数のアドレス配線１２と、
列方向に延出された複数のデータ配線１３とが互いに絶
縁されて交差するように配置され、これらの複数のアド
レス配線１２と複数のデータ配線１３との各交差部に、
これらの配線に接続されたＴＦＴ１４と、このＴＦＴ１
４のそれぞれに接続された表示電極１５とが設けられ、
これらの表示電極１５が行及び列方向に複数配列されて
表示領域が形成されている。
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図であり、
この１図において、ＴＦＴアレイは、絶縁性透明基板１
１上に行方向に延出された複数のアドレス配線１２と、
列方向に延出された複数のデータ配線１３とが互いに絶
縁されて交差するように配置され、これらの複数のアド
レス配線１２と複数のデータ配線１３との各交差部に、
これらの配線に接続されたＴＦＴ１４と、このＴＦＴ１
４のそれぞれに接続された表示電極１５とが設けられ、
これらの表示電極１５が行及び列方向に複数配列されて
表示領域が形成されている。
【００１５】そして、絶縁性透明基板１１の左側及び右
側には、アドレス配線１２群のみを高抵抗あるいは非線
形抵抗特性を持つ保護素子１７を介して、共通電位にな
るように接続する第１の共通電位導体帯１６Ａ１と１６
Ａ２と、絶縁性透明基板１１の上側及び下側にはデータ
配線のみを高抵抗あるいは非線形抵抗特性を持つ保護素
子１７を介して、共通電位になるように接続する第２の
共通電位導体帯１６Ｄ１と１６Ｄ２とが形成されてい
る。１８はアドレス配線１２の接続端子、１９はデータ
配線１３の接続端子である。
側には、アドレス配線１２群のみを高抵抗あるいは非線
形抵抗特性を持つ保護素子１７を介して、共通電位にな
るように接続する第１の共通電位導体帯１６Ａ１と１６
Ａ２と、絶縁性透明基板１１の上側及び下側にはデータ
配線のみを高抵抗あるいは非線形抵抗特性を持つ保護素
子１７を介して、共通電位になるように接続する第２の
共通電位導体帯１６Ｄ１と１６Ｄ２とが形成されてい
る。１８はアドレス配線１２の接続端子、１９はデータ
配線１３の接続端子である。
【００１６】次に、第１の保護素子の形成例について図
２及び図３を用いて説明する。ここでは、アドレス配線
１２と第１の共通電位導体帯１６Ａ１との接続の例を示
す。アドレス配線１２とデータ配線１３とにそれぞれ交
差させて配置した第１の共通電位導体帯１６Ａ１と、こ
の第１の共通電位導体帯１６Ａ１と前記アドレス配線１
２及びデータ配線１３との間に接続される保護素子１７
は、図２及び図３に示すように構成されている。
２及び図３を用いて説明する。ここでは、アドレス配線
１２と第１の共通電位導体帯１６Ａ１との接続の例を示
す。アドレス配線１２とデータ配線１３とにそれぞれ交
差させて配置した第１の共通電位導体帯１６Ａ１と、こ
の第１の共通電位導体帯１６Ａ１と前記アドレス配線１
２及びデータ配線１３との間に接続される保護素子１７
は、図２及び図３に示すように構成されている。
【００１７】すなわち、絶縁性透明基板１１上に形成さ
れたアドレス配線１２を覆うゲート絶縁膜２０の上に島
状の半導体膜２１が形成され、この半導体膜２１上には
２つの電極を分離し、前記半導体膜２１を保護するため
の半導体保護層２２が形成され、この半導体保護層２２
を挟んだ半導体膜２１の両側には、それぞれ不純物がド
ープされた半導体からなるオーミック接合層２３，２５
を介して電極２４，２６が形成されている。
れたアドレス配線１２を覆うゲート絶縁膜２０の上に島
状の半導体膜２１が形成され、この半導体膜２１上には
２つの電極を分離し、前記半導体膜２１を保護するため
の半導体保護層２２が形成され、この半導体保護層２２
を挟んだ半導体膜２１の両側には、それぞれ不純物がド
ープされた半導体からなるオーミック接合層２３，２５
を介して電極２４，２６が形成されている。
【００１８】そして、一方の電極２４はゲート絶縁膜２
０に設けたコンタクト穴２０ａを通して、接続導体２７
により前記アドレス配線１２に接続され、他方の電極２
６は、第１の共通電位導体帯１６Ａ１に接続され、これ
らの保護素子領域は保護膜２８で覆われている。なお、
２９はアドレス配線１２と第１の共通電位導体帯１６Ａ
１との交差部絶縁膜２９である。
０に設けたコンタクト穴２０ａを通して、接続導体２７
により前記アドレス配線１２に接続され、他方の電極２
６は、第１の共通電位導体帯１６Ａ１に接続され、これ
らの保護素子領域は保護膜２８で覆われている。なお、
２９はアドレス配線１２と第１の共通電位導体帯１６Ａ
１との交差部絶縁膜２９である。
【００１９】上述した図２及び図３に示す保護素子１７
は、両電極２４，２６間に印加される電圧が高くなるの
に伴って、アモルファスシリコン中に注入された過剰な
電子が、アモルファスシリコンのバンドギャップ中にあ
る局在準位にトラップされて空間電荷を形成する。その
結果、フェルミレベルが伝導体側に変位するため、伝導
電子密度が増大し、電流は電圧に比例せず、急激に増大
する。このような電流を空間電荷制限電流と呼び、アモ
ルファスシリコンのような局在準位を有する半導体では
非線形性の大きな電圧電流特性を示す。
は、両電極２４，２６間に印加される電圧が高くなるの
に伴って、アモルファスシリコン中に注入された過剰な
電子が、アモルファスシリコンのバンドギャップ中にあ
る局在準位にトラップされて空間電荷を形成する。その
結果、フェルミレベルが伝導体側に変位するため、伝導
電子密度が増大し、電流は電圧に比例せず、急激に増大
する。このような電流を空間電荷制限電流と呼び、アモ
ルファスシリコンのような局在準位を有する半導体では
非線形性の大きな電圧電流特性を示す。
【００２０】次に、第２の保護素子の形成例について図
４及び図５を用いて説明する。ここでも、アドレス配線
１２と共通電位導体帯１６Ａ１との接続の例を示す。ア
ドレス配線１２にそれぞれ交差させて配置した第１の共
通電位導体帯１６Ａ１と、この第１の共通電位導体帯１
６Ａ１と前記アドレス配線１２との間に接続される保護
素子１７は、図４及び図５に示すように構成されてい
る。
４及び図５を用いて説明する。ここでも、アドレス配線
１２と共通電位導体帯１６Ａ１との接続の例を示す。ア
ドレス配線１２にそれぞれ交差させて配置した第１の共
通電位導体帯１６Ａ１と、この第１の共通電位導体帯１
６Ａ１と前記アドレス配線１２との間に接続される保護
素子１７は、図４及び図５に示すように構成されてい
る。
【００２１】すなわち、絶縁性透明基板１１上に島状の
ベース電極３０が形成され、このベース電極３０上に向
き合ったダイオードＤ１及びＤ２が形成されている。つ
まり、ベース電極３０上に下層からｐ型半導体層３１
ｐ、ｉ型層３１ｉ、ｎ型半導体層３１ｎが堆積され、絶
縁膜３２で覆われ、その絶縁膜３２にフォトリソエッチ
ングにより、コンタクトがとられ、接続導体３３によ
り、ダイオードＤ１のｎ型半導体層３１ｎはアドレス配
線１２に接続され、また、ダイオードＤ２のｎ型半導体
層３１ｎは第１の共通電位導体帯１６Ａ１に接続するよ
うに構成されている。そして、表面は保護膜３４で覆わ
れている。
ベース電極３０が形成され、このベース電極３０上に向
き合ったダイオードＤ１及びＤ２が形成されている。つ
まり、ベース電極３０上に下層からｐ型半導体層３１
ｐ、ｉ型層３１ｉ、ｎ型半導体層３１ｎが堆積され、絶
縁膜３２で覆われ、その絶縁膜３２にフォトリソエッチ
ングにより、コンタクトがとられ、接続導体３３によ
り、ダイオードＤ１のｎ型半導体層３１ｎはアドレス配
線１２に接続され、また、ダイオードＤ２のｎ型半導体
層３１ｎは第１の共通電位導体帯１６Ａ１に接続するよ
うに構成されている。そして、表面は保護膜３４で覆わ
れている。
【００２２】なお、２９はアドレス配線１２と第１の共
通電位導体帯１６Ａ１と交差部絶縁膜である。このよう
に構成することにより、アドレス配線１２の内の１本に
静電気によるインパルス電圧が印加されると、アドレス
配線１２側の共通電位導体帯１６Ａ１又は１６Ａ２に連
なる保護素子１７が導通して、注入された電荷のエネル
ギーを全てのアドレス配線１２に分散する。そして、分
散され、弱まったインパルスがアドレス配線１２を伝播
し、反対側の共通電位導体帯１６Ａ２又は１６Ａ１のと
ころで再度分散、平均化される。
通電位導体帯１６Ａ１と交差部絶縁膜である。このよう
に構成することにより、アドレス配線１２の内の１本に
静電気によるインパルス電圧が印加されると、アドレス
配線１２側の共通電位導体帯１６Ａ１又は１６Ａ２に連
なる保護素子１７が導通して、注入された電荷のエネル
ギーを全てのアドレス配線１２に分散する。そして、分
散され、弱まったインパルスがアドレス配線１２を伝播
し、反対側の共通電位導体帯１６Ａ２又は１６Ａ１のと
ころで再度分散、平均化される。
【００２３】この作用は、従来例でも存在するが、この
実施例では共通電位導体帯がアドレス配線１２とデータ
配線１３とで独立しているため、従来例に見られるよう
なショートリング上をインパルスが伝播することがな
い。つまり、アドレス配線１２とデータ配線１３は配線
の交差部等の寄生容量で結合しているが、ショートリン
グによる結合がないため、アドレス配線１２から見たデ
ータ配線１３はフローティングであるため、接地電位に
対してアドレス配線１２の電位が変化するとき、データ
配線１３の対地電位もほぼ同様に変化するため、アドレ
ス配線１２、データ配線１３間には高い電圧が印加され
ることはない。このことにより、インパルス的な電圧の
印加に対しても高い保護効果が得られる。
実施例では共通電位導体帯がアドレス配線１２とデータ
配線１３とで独立しているため、従来例に見られるよう
なショートリング上をインパルスが伝播することがな
い。つまり、アドレス配線１２とデータ配線１３は配線
の交差部等の寄生容量で結合しているが、ショートリン
グによる結合がないため、アドレス配線１２から見たデ
ータ配線１３はフローティングであるため、接地電位に
対してアドレス配線１２の電位が変化するとき、データ
配線１３の対地電位もほぼ同様に変化するため、アドレ
ス配線１２、データ配線１３間には高い電圧が印加され
ることはない。このことにより、インパルス的な電圧の
印加に対しても高い保護効果が得られる。
【００２４】また、アドレス配線１２とデータ配線１３
が直流的に分離されているので、従来例のような、保護
素子を経由したアドレス配線１２と、データ配線１３間
のリーク電流も存在せず、駆動回路の負担が少なくなる
とともに、消費電力の無用な増加も起きない。次に、本
発明の第２実施例について説明する。
が直流的に分離されているので、従来例のような、保護
素子を経由したアドレス配線１２と、データ配線１３間
のリーク電流も存在せず、駆動回路の負担が少なくなる
とともに、消費電力の無用な増加も起きない。次に、本
発明の第２実施例について説明する。
【００２５】図６は本発明の第２の実施例を示すＴＦＴ
アレイの概略構成を示す等価回路図である。この図６に
示す第２の実施例は、互いに交差させて配置した複数の
アドレス配線１２と複数のデータ配線１３の各交差部
に、ＴＦＴ１４とこのＴＦＴ１４のソース電極とドレイ
ン電極との何れか一方に接続された表示電極１５とがマ
トリックス状に複数配列され、ＴＦＴ１４のゲート電極
にアドレス配線１２が、ソース電極とドレイン電極の他
方にデータ配線１３が夫々接続されており、そして、ア
ドレス配線１２、データ配線１３の互いに隣接する端部
を、それぞれアドレス配線とデータ配線ごとに接続する
高抵抗あるいは非線形抵抗特性を持つ保護素子１７を備
えている。この様にして、複数の保護素子１７は、この
保護素子１７の両端部を隣接するアドレス配線１２に接
続してなる第１の共通電位橋絡部１７Ａと、保護素子１
７の両端部を隣接するデータ配線１３に接続してなる第
２の共通電位橋絡部１７Ｂとが設けられている。
アレイの概略構成を示す等価回路図である。この図６に
示す第２の実施例は、互いに交差させて配置した複数の
アドレス配線１２と複数のデータ配線１３の各交差部
に、ＴＦＴ１４とこのＴＦＴ１４のソース電極とドレイ
ン電極との何れか一方に接続された表示電極１５とがマ
トリックス状に複数配列され、ＴＦＴ１４のゲート電極
にアドレス配線１２が、ソース電極とドレイン電極の他
方にデータ配線１３が夫々接続されており、そして、ア
ドレス配線１２、データ配線１３の互いに隣接する端部
を、それぞれアドレス配線とデータ配線ごとに接続する
高抵抗あるいは非線形抵抗特性を持つ保護素子１７を備
えている。この様にして、複数の保護素子１７は、この
保護素子１７の両端部を隣接するアドレス配線１２に接
続してなる第１の共通電位橋絡部１７Ａと、保護素子１
７の両端部を隣接するデータ配線１３に接続してなる第
２の共通電位橋絡部１７Ｂとが設けられている。
【００２６】この実施例においては、第１実施例に示し
たように、共通電位導体帯を用いることなく、隣接する
アドレス配線１２の間及び隣接するデータ配線１３の間
に保護素子１７をそれぞれ直接接続して、鋭いインパル
ス状の静電気の印加による各アドレス配線１２の間及び
隣接するデータ配線１３の間の電位を共通にできるよう
にしたものである。
たように、共通電位導体帯を用いることなく、隣接する
アドレス配線１２の間及び隣接するデータ配線１３の間
に保護素子１７をそれぞれ直接接続して、鋭いインパル
ス状の静電気の印加による各アドレス配線１２の間及び
隣接するデータ配線１３の間の電位を共通にできるよう
にしたものである。
【００２７】この第２実施例によれば、第１実施例と同
様の作用効果が得られると共に、その回路構成を簡素化
することができ、またアドレス配線群又はデータ配線群
と交差する共通電位導体帯を設ける必要がないので、こ
れらの間のショート等による欠陥が発生せず、製造歩留
まりが向上する。さらに、各アドレス配線と各データ配
線とが高抵抗の保護素子で直列的に接続されているの
で、各配線間への駆動信号の漏れが少なくなるので駆動
が容易にできる。
様の作用効果が得られると共に、その回路構成を簡素化
することができ、またアドレス配線群又はデータ配線群
と交差する共通電位導体帯を設ける必要がないので、こ
れらの間のショート等による欠陥が発生せず、製造歩留
まりが向上する。さらに、各アドレス配線と各データ配
線とが高抵抗の保護素子で直列的に接続されているの
で、各配線間への駆動信号の漏れが少なくなるので駆動
が容易にできる。
【００２８】次に、本発明の第３実施例について説明す
る。図７は本発明の第３の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１と同様に、表示
領域が形成されるとともに、絶縁性透明基板４１の左側
及び右側にはアドレス配線１２の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子１７を介して共通電位
になるように接続する第１の共通電位導体帯１６Ａ１と
１６Ａ２と、絶縁性透明基板１１の上側及び下側にはデ
ータ配線１３の群のみを高抵抗あるいは非線形抵抗特性
を持つ保護素子１７を介して共通電位になるように接続
する第２の共通電位導体帯１６Ｄ１と１６Ｄ２とが形成
されている。
る。図７は本発明の第３の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１と同様に、表示
領域が形成されるとともに、絶縁性透明基板４１の左側
及び右側にはアドレス配線１２の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子１７を介して共通電位
になるように接続する第１の共通電位導体帯１６Ａ１と
１６Ａ２と、絶縁性透明基板１１の上側及び下側にはデ
ータ配線１３の群のみを高抵抗あるいは非線形抵抗特性
を持つ保護素子１７を介して共通電位になるように接続
する第２の共通電位導体帯１６Ｄ１と１６Ｄ２とが形成
されている。
【００２９】更に、第１の共通電位導体帯１６Ａ１及び
１６Ａ２の外側で、かつ表示装置を製造する工程中で基
板周辺を切断除去するための切断線４３の外側に位置
し、アドレス配線１２の群のみを短絡する第１の短絡用
配線４２Ａ１と４２Ａ２と、第２の共通電位導体帯１６
Ｄ１と１６Ｄ２の外側で、かつ前記切断線４３の外側に
位置し、データ配線１４の群のみを短絡する第２の短絡
用配線４２Ｄ１と４２Ｄ２とが形成されている。
１６Ａ２の外側で、かつ表示装置を製造する工程中で基
板周辺を切断除去するための切断線４３の外側に位置
し、アドレス配線１２の群のみを短絡する第１の短絡用
配線４２Ａ１と４２Ａ２と、第２の共通電位導体帯１６
Ｄ１と１６Ｄ２の外側で、かつ前記切断線４３の外側に
位置し、データ配線１４の群のみを短絡する第２の短絡
用配線４２Ｄ１と４２Ｄ２とが形成されている。
【００３０】この第３実施例によれば、第１、第２の短
絡用配線を切断除去する工程まではデータ配線とアドレ
ス配線がそれぞれ短絡された、その工程以後は保護素子
を介してそれぞれ接続されるので、静電気保護が一層確
実になる。次に、本発明の第４実施例について説明す
る。図８は本発明の第４の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１と同様に、表示
領域が形成されるとともに、絶縁性透明基板１１の左側
及び右側にはアドレス配線１２の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子１７を介して、共通電
位になるように接続する第１の共通電位導体帯１６Ａ１
と１６Ａ２と、絶縁性透明基板１１の上側及び下側には
データ配線１３の群のみを高抵抗あるいは非線形抵抗特
性を持つ保護素子１７を介して共通電位になるように接
続する第２の共通電位導体帯１６Ｄ１と１６Ｄ２とが形
成されている。
絡用配線を切断除去する工程まではデータ配線とアドレ
ス配線がそれぞれ短絡された、その工程以後は保護素子
を介してそれぞれ接続されるので、静電気保護が一層確
実になる。次に、本発明の第４実施例について説明す
る。図８は本発明の第４の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１と同様に、表示
領域が形成されるとともに、絶縁性透明基板１１の左側
及び右側にはアドレス配線１２の群のみを高抵抗あるい
は非線形抵抗特性を持つ保護素子１７を介して、共通電
位になるように接続する第１の共通電位導体帯１６Ａ１
と１６Ａ２と、絶縁性透明基板１１の上側及び下側には
データ配線１３の群のみを高抵抗あるいは非線形抵抗特
性を持つ保護素子１７を介して共通電位になるように接
続する第２の共通電位導体帯１６Ｄ１と１６Ｄ２とが形
成されている。
【００３１】更に、第１の共通電位導体帯１６Ａ１と１
６Ａ２及び第２の共通電位導体帯１６Ｄ１と１６Ｄ２の
外側で、かつ切断線４３の外側に位置し、アドレス配線
１２の群及びデータ配線１３の群を短絡するショートリ
ング４４とを形成するようにしたものである。この第４
実施例によれば、第１、第２の短絡用配線を切断除去す
る工程前は直流的な静電気保護効果が得られ、またその
工程後は交流的な静電気に対する保護効果が得られる。
よって、製造部歩留まりが一層向上する。
６Ａ２及び第２の共通電位導体帯１６Ｄ１と１６Ｄ２の
外側で、かつ切断線４３の外側に位置し、アドレス配線
１２の群及びデータ配線１３の群を短絡するショートリ
ング４４とを形成するようにしたものである。この第４
実施例によれば、第１、第２の短絡用配線を切断除去す
る工程前は直流的な静電気保護効果が得られ、またその
工程後は交流的な静電気に対する保護効果が得られる。
よって、製造部歩留まりが一層向上する。
【００３２】次に、本発明の第５実施例について説明す
る。図９は本発明の第５の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１に示すように、
表示領域を形成し、アドレス配線１２、データ配線１３
を互いに隣接する端部をそれぞれアドレス配線群とデー
タ配線群ごとに接続する高抵抗あるいは非線形抵抗特性
を持つ保護素子１７を備えている。この様にして複数の
保護素子１７は、この保護素子１７の両端部を隣接する
アドレス配線１２に接続してなる第１の共通電位橋絡部
１７Ａと、保護素子１７の両端部を隣接するデータ配線
１３に接続してなる第２の共通電位橋絡部１７Ｄとが設
けられている。
る。図９は本発明の第５の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図であり、図１に示すように、
表示領域を形成し、アドレス配線１２、データ配線１３
を互いに隣接する端部をそれぞれアドレス配線群とデー
タ配線群ごとに接続する高抵抗あるいは非線形抵抗特性
を持つ保護素子１７を備えている。この様にして複数の
保護素子１７は、この保護素子１７の両端部を隣接する
アドレス配線１２に接続してなる第１の共通電位橋絡部
１７Ａと、保護素子１７の両端部を隣接するデータ配線
１３に接続してなる第２の共通電位橋絡部１７Ｄとが設
けられている。
【００３３】更に、第１の共通電位橋絡部１７Ａと、第
２の共通電位橋絡部１７Ｄの外側で、かつ切断線４３の
外側に位置し、アドレス配線１２の群のみを短絡する第
１の短絡用配線１７Ａ１と１７Ａ２と、データ配線１３
の群のみを短絡する第２の短絡用配線１７Ｄ１と１７Ｄ
２とを形成するようにしている。この第５実施例によれ
ば、上述した第２実施例と第３実施例との両方の作用効
果が得られ、静電気保護の効果が確実で、且つ製造が容
易になる。
２の共通電位橋絡部１７Ｄの外側で、かつ切断線４３の
外側に位置し、アドレス配線１２の群のみを短絡する第
１の短絡用配線１７Ａ１と１７Ａ２と、データ配線１３
の群のみを短絡する第２の短絡用配線１７Ｄ１と１７Ｄ
２とを形成するようにしている。この第５実施例によれ
ば、上述した第２実施例と第３実施例との両方の作用効
果が得られ、静電気保護の効果が確実で、且つ製造が容
易になる。
【００３４】次に、本発明の第６実施例について図１０
を用いて説明する。第５実施例と同様に、表示領域及び
第１の共通電位橋絡部１７Ａと、第２の共通電位橋絡部
１７Ｄとを設け、更に、切断線４３の外側にはショート
リング４４を形成する。この第６実施例によれば、上述
した第２実施例と第４実施例で述べたと同様の作用効果
が得られ、静電気保護が確実で、且つ製造が容易にな
る。
を用いて説明する。第５実施例と同様に、表示領域及び
第１の共通電位橋絡部１７Ａと、第２の共通電位橋絡部
１７Ｄとを設け、更に、切断線４３の外側にはショート
リング４４を形成する。この第６実施例によれば、上述
した第２実施例と第４実施例で述べたと同様の作用効果
が得られ、静電気保護が確実で、且つ製造が容易にな
る。
【００３５】以上述べた様に、第３実施例乃至第６実施
例においては、ＴＦＴアレイの外周縁には導電膜からな
る短絡用配線１７Ａ１，１７Ａ２，１７Ｄ１，１７Ｄ２
又はショートリング４４が形成されており、前記複数の
アドレス配線１２と複数のデータ配線１３とはそれぞれ
前記表示領域から延出されて前記短絡用配線１７Ａ１，
１７Ａ２，１７Ｄ１，１７Ｄ２又はショートリング４４
に接続されている。この前記短絡用配線及びショートリ
ング４４は、ＴＦＴアレイの製造工程の終了後、或いは
液晶セルを形成する工程中において、このＴＦＴアレイ
に対向する基板を接合した後に、破線で示した切断線４
３に沿って切断して除去される。
例においては、ＴＦＴアレイの外周縁には導電膜からな
る短絡用配線１７Ａ１，１７Ａ２，１７Ｄ１，１７Ｄ２
又はショートリング４４が形成されており、前記複数の
アドレス配線１２と複数のデータ配線１３とはそれぞれ
前記表示領域から延出されて前記短絡用配線１７Ａ１，
１７Ａ２，１７Ｄ１，１７Ｄ２又はショートリング４４
に接続されている。この前記短絡用配線及びショートリ
ング４４は、ＴＦＴアレイの製造工程の終了後、或いは
液晶セルを形成する工程中において、このＴＦＴアレイ
に対向する基板を接合した後に、破線で示した切断線４
３に沿って切断して除去される。
【００３６】表示領域の外側近傍であって前記切断線の
内側には、その表示領域を取り囲む短絡用配線が、前記
アドレス配線１２及びデータ配線１３と絶縁されて交差
するように形成されており、この短絡用配線と前記アド
レス配線１２及びデータ配線１３とは、保護素子１７で
それぞれ接続されているから、ＴＦＴアレイの製造工程
後、あるいは液晶セルの製造工程中において、このＴＦ
Ｔアレイに対向する基板を接合した後に前記短絡用配線
又はショートリング４４を前記切断線４３に沿って切断
除去した後に、アドレス配線１２又はデータ配線１３の
何れか、あるいは双方に静電気による高電圧が印加され
た場合、保護素子１７を通して大きな電流が流れて、ア
ドレス配線１２とデータ配線１３とが同電位に保たれ
る。
内側には、その表示領域を取り囲む短絡用配線が、前記
アドレス配線１２及びデータ配線１３と絶縁されて交差
するように形成されており、この短絡用配線と前記アド
レス配線１２及びデータ配線１３とは、保護素子１７で
それぞれ接続されているから、ＴＦＴアレイの製造工程
後、あるいは液晶セルの製造工程中において、このＴＦ
Ｔアレイに対向する基板を接合した後に前記短絡用配線
又はショートリング４４を前記切断線４３に沿って切断
除去した後に、アドレス配線１２又はデータ配線１３の
何れか、あるいは双方に静電気による高電圧が印加され
た場合、保護素子１７を通して大きな電流が流れて、ア
ドレス配線１２とデータ配線１３とが同電位に保たれ
る。
【００３７】このように構成することにより、ＴＦＴア
レイの切断線による切断の前後の工程における静電気に
起因する保護を行うことができる。従って、前記短絡用
配線又はショートリング４４を切断除去した後に、静電
気による高電圧が、アドレス配線１２又はデータ配線１
３に印加されても、これらの配線１２，１３間及びＴＦ
Ｔ１４のゲート電極とドレイン電極間の絶縁の劣化また
は絶縁破壊、またはＴＦＴの閾値変動が生じることがな
い。
レイの切断線による切断の前後の工程における静電気に
起因する保護を行うことができる。従って、前記短絡用
配線又はショートリング４４を切断除去した後に、静電
気による高電圧が、アドレス配線１２又はデータ配線１
３に印加されても、これらの配線１２，１３間及びＴＦ
Ｔ１４のゲート電極とドレイン電極間の絶縁の劣化また
は絶縁破壊、またはＴＦＴの閾値変動が生じることがな
い。
【００３８】そして、このＴＦＴアレイを用いた液晶表
示装置は、通常２５Ｖ程度の電圧で駆動されるため、こ
の電圧領域での前記保護素子１７の抵抗は充分高く、ア
ドレス配線１２間、データ配線１３間、及びアドレス配
線１２とデータ配線１３間に流れる漏れ電流は略１０
-10 Ａオーダの微小電流であるので、各表示電極１５に
印加するデータ信号には何ら影響を与えることがなく、
鮮明な画像を表示することができ、また、短絡用配線又
はショートリング４４を切断除去した後に、配線の断線
及びショートの電気的な検査、及び各ＴＦＴの特性等を
電気的に測定することもできる。
示装置は、通常２５Ｖ程度の電圧で駆動されるため、こ
の電圧領域での前記保護素子１７の抵抗は充分高く、ア
ドレス配線１２間、データ配線１３間、及びアドレス配
線１２とデータ配線１３間に流れる漏れ電流は略１０
-10 Ａオーダの微小電流であるので、各表示電極１５に
印加するデータ信号には何ら影響を与えることがなく、
鮮明な画像を表示することができ、また、短絡用配線又
はショートリング４４を切断除去した後に、配線の断線
及びショートの電気的な検査、及び各ＴＦＴの特性等を
電気的に測定することもできる。
【００３９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００４０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、アドレス配線、データ配線の各々に接続された
高抵抗あるいは非線形抵抗特性を持つ保護素子と、アド
レス配線群の両端側を前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、データ配線群の両端
側を前記保護素子を介して共通電位に接続する第２の共
通電位導体帯とを設けるようにしたので、静電気による
インパルス状の電圧印加に対して高い保護効果を有す
る。また、保護回路のリーク電流が少ないため、駆動回
路の負担や消費電力の増加が少ない。
よれば、アドレス配線、データ配線の各々に接続された
高抵抗あるいは非線形抵抗特性を持つ保護素子と、アド
レス配線群の両端側を前記保護素子を介して共通電位に
接続する第１の共通電位導体帯と、データ配線群の両端
側を前記保護素子を介して共通電位に接続する第２の共
通電位導体帯とを設けるようにしたので、静電気による
インパルス状の電圧印加に対して高い保護効果を有す
る。また、保護回路のリーク電流が少ないため、駆動回
路の負担や消費電力の増加が少ない。
【図１】本発明の第１の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。
略構成を示す等価回路図である。
【図２】本発明の第１の実施例を示すＴＦＴアレイの第
１の保護素子の形成例を示す図である。
１の保護素子の形成例を示す図である。
【図３】図２のＡ−Ａ線断面図である。
【図４】本発明の第１の実施例を示すＴＦＴアレイの第
２の保護素子の形成例を示す図である。
２の保護素子の形成例を示す図である。
【図５】図４のＢ−Ｂ線断面図である。
【図６】本発明の第２の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。
略構成を示す等価回路図である。
【図７】本発明の第３の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。
略構成を示す等価回路図である。
【図８】本発明の第４の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。
略構成を示す等価回路図である。
【図９】本発明の第５の実施例を示すＴＦＴアレイの概
略構成を示す等価回路図である。
略構成を示す等価回路図である。
【図１０】本発明の第６の実施例を示すＴＦＴアレイの
概略構成を示す等価回路図である。
概略構成を示す等価回路図である。
【図１１】従来のＴＦＴアレイの概略構成を示す等価回
路図である。
路図である。
【図１２】従来のＴＦＴアレイの非線形保護素子の特性
図である。
図である。
１１ 絶縁性透明基板 １２ アドレス配線 １３ データ配線 １４ ＴＦＴ １５ 表示電極 １７ 保護素子 １６Ａ１，１６Ａ２ 第１の共通電位導体帯 １６Ｄ１，１６Ｄ２ 第２の共通電位導体帯 １８，１９ 接続端子 ２０ ゲート絶縁膜 ２０ａ コンタクト穴 ２１ 島状の半導体膜 ２２ 半導体保護層 ２３，２５ オーミック接合層 ２４，２６ 電極 ２７，３３ 接続導体 ２８ 保護膜 ２９ 交差部絶縁膜 ３０ 島状のベース電極 Ｄ１，Ｄ２ ダイオード ３１ｐ ｐ型半導体層 ３１ｉ ｉ型層 ３１ｎ ｎ型半導体層 ３２ 絶縁膜 ３４ 保護膜 ４１ 第１の共通電位橋絡部 ４２ 第２の共通電位橋絡部 ４２Ａ１，４２Ａ２ 第１の短絡用配線 ４２Ｄ１，４２Ｄ２ 第２の短絡用配線 ４３ 切断線 ４４ ショートリング
Claims (6)
- 【請求項１】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、（ｂ）アドレス配線群の両端側を前記保護
素子を介して共通電位に接続する第１の共通電位導体帯
と、（ｃ）データ配線群の両端側を前記保護素子を介し
て共通電位に接続する第２の共通電位導体帯とを具備す
ることを特徴とする薄膜トランジスタアレイ。 - 【請求項２】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
１の共通電位橋絡部と、（ｂ）データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第２の共通電位橋絡部とを具備することを特徴とする
薄膜トランジスタアレイ。 - 【請求項３】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、（ｂ）複数のアドレス配線の両端側それぞ
れを前記保護素子を介して共通電位に接続する第１の共
通電位導体帯と、（ｃ）複数のデータ配線の両端側それ
ぞれを前記保護素子を介して共通電位に接続する第２の
共通電位導体帯と、（ｄ）前記第１の共通電位導体帯の
外側に位置し、複数のアドレス配線を互いに短絡する第
１の短絡用配線と、（ｅ）前記第２の共通電位導体帯の
外側に位置し、複数のデータ配線を互いに短絡する第２
の短絡用配線とを具備することを特徴とする薄膜トラン
ジスタアレイ。 - 【請求項４】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）前記アドレス配線、データ配線の
各々に接続された高抵抗あるいは非線形抵抗特性を持つ
保護素子と、（ｂ）複数のアドレス配線の両端側それぞ
れを前記保護素子を介して共通電位に接続する第１の共
通電位導体帯と、（ｃ）複数のデータ配線の両端側それ
ぞれを前記保護素子を介して共通電位に接続する第２の
共通電位導体帯と、（ｄ）前記第１の共通電位導体帯及
び第２の共通電位導体帯の外周に位置し、複数のアドレ
ス配線及び複数のデータ配線を互いに短絡するショート
リングとを具備することを特徴とする薄膜トランジスタ
アレイ。 - 【請求項５】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
１の共通電位橋絡部と、（ｂ）データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第２の共通電位橋絡部と、（ｃ）前記第１の共通電位
橋絡部の外側に位置し、複数のアドレス配線を互いに短
絡する第１の短絡用配線と、（ｄ）前記第２の共通電位
導体帯の外側に位置し、複数のデータ配線を互いに短絡
する第２の短絡用配線とを具備することを特徴とする薄
膜トランジスタアレイ。 - 【請求項６】 互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、該薄膜トランジスタのソース電極とドレイン電
極との何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、（ａ）アドレス配線のみを、その隣接す
る複数のアドレス配線の端部で相互に接続する高抵抗あ
るいは非線形抵抗特性を持つ複数の保護素子からなる第
１の共通電位橋絡部と、（ｂ）データ配線のみを、その
隣接する複数のデータ配線の端部で相互に接続する高抵
抗あるいは非線形抵抗特性を持つ複数の保護素子からな
る第２の共通電位橋絡部と、（ｃ）前記第１の共通電位
橋絡部及び第２の共通電位橋絡部の外側に位置し、複数
のアドレス配線及び複数のデータ配線を互いに短絡する
ショートリングを具備することを特徴とする薄膜トラン
ジスタアレイ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760592A JPH06202151A (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタアレイ |
| CN931092817A CN1065051C (zh) | 1992-08-13 | 1993-08-13 | 薄膜晶体管阵列及使用该阵列的液晶显示器 |
| KR1019930015725A KR100228520B1 (ko) | 1992-08-13 | 1993-08-13 | 박막트렌지스터 어레이 및 박막트렌지스터 어레이를 이용한 액정표시장치 |
| NL9301406A NL194873C (nl) | 1992-08-13 | 1993-08-13 | Dunnefilmtransistorenreeks en daarvan gebruikmakende vloeibare kristalweergeefinrichting. |
| US08/406,644 US5504348A (en) | 1992-08-13 | 1995-03-20 | Thin-film transistor array and liquid crystal display device using the thin-film transistor array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34760592A JPH06202151A (ja) | 1992-12-28 | 1992-12-28 | 薄膜トランジスタアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202151A true JPH06202151A (ja) | 1994-07-22 |
Family
ID=18391352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34760592A Pending JPH06202151A (ja) | 1992-08-13 | 1992-12-28 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
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- 1992-12-28 JP JP34760592A patent/JPH06202151A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010116 |